1.概述

信號(hào)完整性(Signal Integrity，SI)是指電路系統(tǒng)中信號(hào)的質(zhì)量，如果在要求的時(shí)間內(nèi)，信號(hào)能不失真地從源端傳輸?shù)浇邮斩耍覀兙头Q該信號(hào)是完整的。信號(hào)完整性分析的目的就是用最小的成本，最快的時(shí)間使產(chǎn)品達(dá)到波形完整性、時(shí)序完整性、電源完整性的要求。

2.典型的信號(hào)完整性問題

信號(hào)具有良好的信號(hào)完整性是指當(dāng)在需要的時(shí)候，具有所必需達(dá)到的電壓電平數(shù)值，差的信號(hào)完整性不是由某一單一因素導(dǎo)致的，而是板級(jí)設(shè)計(jì)中多種因素共同引起的。主要的信號(hào)完整性問題包括反射、振蕩、地彈、串?dāng)_、時(shí)序等。其中反射和串?dāng)_是引發(fā)信號(hào)完整性問題的兩大主要因素。

2.1 反射

反射是指信號(hào)在傳輸線上的回波現(xiàn)象，由于傳輸系統(tǒng)阻抗不匹配，會(huì)使傳輸?shù)男盘?hào)不能被完全吸收，造成部分能量返回。反射造成信號(hào)出現(xiàn)過沖（Overshoot）、振鈴（Ringing）、邊沿遲緩（階梯電壓波）。過沖是振鈴的欠阻尼狀態(tài)，邊沿遲緩是振鈴的過阻尼狀態(tài)。下圖為信號(hào)反射的三種表現(xiàn)形式。

過沖一方面會(huì)造成強(qiáng)烈的電磁干擾，另一方面會(huì)損傷后面電路的輸入級(jí)，甚至失效。而振鈴會(huì)帶來信號(hào)長(zhǎng)時(shí)間不能穩(wěn)定，邊沿遲緩帶來信號(hào)上升時(shí)間過長(zhǎng)，二者都可能帶來信號(hào)的時(shí)序問題，如時(shí)鐘數(shù)據(jù)同步、建立與保持時(shí)間不滿足等。

2.2串?dāng)_

由于導(dǎo)線之間間距過小，當(dāng)有快速變化的電流流過導(dǎo)線時(shí)會(huì)產(chǎn)生交變的磁場(chǎng)，而使鄰近的導(dǎo)線上感應(yīng)出信號(hào)電壓，稱為串?dāng)_（Crosstalk）。下圖為受影響信號(hào)線上的串?dāng)_信號(hào)。

串?dāng)_干擾著正常的信號(hào)流，有可能造成數(shù)據(jù)錯(cuò)誤，是造成誤碼的主要原因之一。PCB板層的參數(shù)、信號(hào)線間距、驅(qū)動(dòng)端和接收端的電氣特性及信號(hào)線的端接方式對(duì)串?dāng)_都有一定影響。

3.信號(hào)完整性產(chǎn)生原因

1. 信號(hào)上升沿變陡，帶寬高，也就是包含的頻率多，所以易出現(xiàn)反射，串?dāng)_等。
2. 芯片工作電壓低，導(dǎo)致信號(hào)受干擾翻轉(zhuǎn)。
3. 電路板集成度高，串?dāng)_影響嚴(yán)重。

常見的信號(hào)完整性問題引起問題的原因和相應(yīng)的解決方法：

4.信號(hào)完整性設(shè)計(jì)的難點(diǎn)

SI設(shè)計(jì)的主要難點(diǎn)在于需要綜合信號(hào)幅度、噪聲、邊沿、延時(shí)等影響信號(hào)質(zhì)量的多種因素，并且這種因素常常相互依賴，互相影響，交叉在一起，這就導(dǎo)致抑制了某一方面的影響可能又導(dǎo)致其他方面的影響惡化，因此SI設(shè)計(jì)中往往需要對(duì)各種因素反復(fù)權(quán)衡，做出系統(tǒng)化的綜合設(shè)計(jì)。

5.信號(hào)完整性和電源完整性之間的差異

在信號(hào)完整性中，重點(diǎn)是確保傳輸?shù)倪壿?在接收器中看起來就像 1(對(duì)0同樣如此)。在電源完整性中，重點(diǎn)是確保為驅(qū)動(dòng)器和接收器提供足夠的電流以發(fā)送和接收1和0。因此，電源完整性可能會(huì)被認(rèn)為是信號(hào)完整性的一個(gè)組成部分。實(shí)際上，它們都是關(guān)于數(shù)字電路正確模擬操作的分析。