各位親愛的老鐵們，轉眼間，2023年就只剩最后的一個季度了，相信各位在座的時間管理大師已經在“決戰四季度，大干一百天”的覺悟中瘋狂輸出。今天超強冷空氣殺過來，各位已經能感受到什么是真正的寒冬將至。雖然工作時間緊迫，但是學習依然不能落下，今天主要給大家介紹一下RF-ADC后臺校準原理及收斂時間測量，內容實屬硬核，大家需要慢慢品。

知識背景介紹

對于高速數字信號應用來說，實現更高采樣率的高精度ADC 的行之有效的方法是采用多通道時間交織（Time-Interleaved）結構，即使用M 片ADC芯片通過并行交替采樣方式來實現更高的采樣率。系統采樣率相對于單片ADC 提升了M 倍。

由于信號延遲以及制造工藝等原因，各通道間總存在一些非理想因素如偏置失配、增益失配以及時序失配等，這些失配導致ADC 系統性能下降，因此需要采取校正措施抑制或者消除這類失配。

本文首先介紹TI-ADC的原理及通道間各類失配對ADC性能的影響；然后測試并分析RF-VU3P中后臺校正大致完成時間，為后續快速校準的工作提供理論基礎。

知識點1：TI-ADC基本原理及誤差分析

本節首先介紹TI-ADC的工作原理，建立了包含各類通道間失配的失配模型，在此基礎上分析不同失配對TI-ADC性能影響，為后續測試提供理論依據。

1.1TI-ADC工作原理

時間交織ADC 的系統結構如圖1所示：

圖1 M次時間交織ADC陣列及時鐘方案

系統包含了M 個并行相同的子ADC(sub-ADC)。每個sub-ADC都有獨立的采樣保持器（Sample and Hold），分別對同一個模擬輸入信號x(t)進行采樣，相鄰兩個sub-ADC相位差為2π/M。從整個時間交織系統看，輸入信號x(t)被以 fs=M*fsub 的頻率采樣，系統采樣率提高了M 倍。理想情況下，每個sub-ADC 的性能完全相同，采樣間隔均勻，整個ADC系統的轉換速率相對于sub-ADC 提升M 倍。

現在對信號x(t)以系統頻率為fs采樣。理想情況下，相鄰子通道的采樣間隔為MTs，相鄰兩個子通道ADC 之間采樣的相位差為2π/M，以間隔為MTs的沖激串Pm(t)采樣得到的采樣序列為：

1.2時間交織ADC失配建模

時間交織技術優勢是增加了帶寬，使得頻率規劃更為輕松，并且可以降低在ADC輸入端使用抗混疊濾波器帶來的復雜性以及成本。理想情況下，TI-ADC各通道等時間間隔地采樣數據，然而受限于工藝制造技術等現實問題，導致各sub-ADC參考電壓不一致，引入偏置誤差；sub-ADC間運放的放大倍數不一致，引入增益誤差；采樣時鐘的相位間隔不同，引入了時序失配。

這些失配在輸出頻譜上表現為周期性雜散，降低TI-ADC的SNR及SFDR等動態性能。隨交織通道數目的增加，通道間失配對TI-ADC的性能影響越嚴重。因此需要對TI-ADC失配誤差進行建模，量化各類失配誤差對TI-ADC的影響。

1.2.1偏置失配

圖2以2路交織采樣為例，展示sub-ADC參考電壓不一致造成的雜散：

圖2 偏置失配

TI-ADC輸出以 fs/M 在M路sub-adc中切換，且由于偏置失調為直流分量，因此固定在輸出頻譜 ±k*fs/M 處產生雜散，雜散幅度取決于偏置失調幅度。

1.2.2增益失配

圖3以2路交織采樣為例，展示sub-ADC增益失配造成雜散：

圖3 增益失配

增益失配將會產生位于 ±(k*fs/M±fin) 處的雜散。校準過程中為了降低增益失配引入的雜散，將其中一個sub-ADC作為基準，調整其他sub-ADC的增益為與基準盡可能接近的值。各sub-ADC的增益匹配度越高，該雜散越小。

1.2.3時序失配

圖4以2路交織采樣為例，展示sub-ADC時序失配造成雜散。與增益失配類似，時序失配產生的雜散位于±(k*fs/M±fin) 處。

圖4 時序失配

1.2.4TI-ADC失配模型

圖5為M通道TI-ADC包含偏置失配、增益失配和時序失配的失配模型。其中，a0,a1,...,am為各sub-ADC通道的偏置；b0,b1,...,bm 為各通道的增益；r0T,r1T,...rmT為各通道采樣時鐘偏差，|rm|<1,m=0,1,2,...,M-1。

圖5 M通道TI-ADC失配誤差模型

知識點2：TI-ADC后臺校準時間測量

本節定量分析三類通道間失配對TI-ADC性能的影響。輸入信號采用正弦信號；分析某類誤差時，將其他兩類失配置零。由上節失配模型可知，僅存在偏置失配時，雜散位置位于：±kfs/M ；其他兩類雜散位置位于：±(kfs/M±fin) 。

RF-VU3P中使用校正技術來降低各類失配帶來的影響，從而實現高精度高采樣率的TI-ADC。通道間校正分為前臺校正和后臺校正兩階段。前臺校正在RF-ADDA硬核上電過程中ip控制下自動完成，本文不做研究；后臺校正用于校正由溫度等環境影響引入的通道間失配，共有三種校正算法：偏置校準(ocb)、增益校準(gcb)和時序校準(tscb)。

RF-VU3P中ocb校準參數寄存器不可見。通過抓取后臺校準過程中，gcb和tscb系數的變化曲線，使用失配模型分析后臺校準系數收斂時間。

2.1RF-VU3P后臺校準系數捕獲

后臺校準系數捕獲及收斂時間計算過程：

凍結校準；

DAC發送正弦波；

校準解凍[start time]；

啟用計時器 && 捕獲系數；

計算系數收斂時間。

圖6 系數捕獲模塊

RF-VU3P工程基于RFDC example design制作，添加了圖6所示結構捕獲后臺校準寄存器系數。制作了Vitis工程來編寫microblaze的驅動文件，用于和下位機進行命令收發和數據傳遞。

2.2后臺校準系數收斂時間量化

測試條件如下：

ADDA采樣率：3932.16MHz；

AXI_Lite時鐘：57.5MHz；

系數分辨率：1ms；

輸入信號：200MHz單音信號。

2.2.1收斂時間粗量化

圖7為gcb寄存器系數隨時間變化曲線。每個Tile的ADC共有4個gcb參數寄存器，每個寄存器為32bit。gcb_regN[27:16]為校準code，gcb_regN[15:0]僅參與系數收斂計算，gcb_regN[31:28]恒為0。

圖7 gcb各系數寄存器系數隨時間變化曲線

此處系數收斂判斷條件是，系數中的校準code與最終收斂的校準code差值小于等于1個lsb，且持續時間大于5個捕獲周期。此方法評估gcb系數收斂時間為0.68s。

圖8為tscb寄存器系數隨時間變化曲線。每個Tile的ADC共有8個tscb參數寄存器，每個寄存器為32bit。tscb_regN[23:16]和tscb_regN[7:0]為sub-ADC N的校準code，其余位為0。

圖8 tscb各系數寄存器系數隨時間變化曲線

此處系數收斂判斷條件是，系數中的校準code與最終收斂的校準code差值小于等于1個lsb，且持續時間大于5個捕獲周期。此方法評估tscb系數收斂時間為6.22s。

2.2.2收斂時間模型量化

圖9左圖為基于失配模型計算得到的SFDR隨單通道tscb校準code誤差變化曲線，右圖為誤差code=100時頻率響應。

圖9 sfdr隨tscb校準code變化曲線

圖10左圖為基于失配模型計算得到的SFDR隨單通道gcb校準code誤差變化曲線，右圖為誤差code=100時頻率響應。

圖10 sfdr隨gcb校準code變化曲線

圖11為基于失配模型計算得到的SFDR隨時間變化曲線，左側為tscb，右側為gcb。由圖可得tscb、gcb收斂時間和粗量化時間大致相同。

圖11 基于失配模型得到SFDR隨時間變化

戰術總結

今天主要給各位介紹了RF-ADC后臺校準原理及收斂時間測量，由于內容太硬了，為了方便大家硬飯軟吃，歡迎大家在評論區交流討論，一起學習進步。

審核編輯：湯梓紅