作者： 關牮 JamesG，來源： 半導體綜研微信公眾號

半導體芯片封裝的目的無非是要起到對芯片本身的保護作用和實現(xiàn)芯片之間的信號互聯(lián)。在過去的很長時間段里，芯片性能的提升主要是依靠設計以及制造工藝的提升。

然而隨著半導體芯片的晶體管結構進入到FinFET時代，工藝節(jié)點的進步呈現(xiàn)明顯的趨緩形勢。雖然根據(jù)行業(yè)的發(fā)展路線圖，工藝節(jié)點的迭代還有很大的上升空間，但我們能夠明顯感覺到摩爾定律的減緩，以及生產(chǎn)成本暴增帶來的壓力。

由此，通過改革封裝技術來進一步挖掘性能提升的潛力成為一個非常重要的手段。好幾年前開始，行業(yè)內(nèi)就出現(xiàn)了通過先進封裝的技術來實現(xiàn) “超越摩爾（More than Moore）”的口號

所謂先進封裝，一般行業(yè)內(nèi)的常用定義就是：所有利用前道制造的工藝方法的封裝技術

通過先進封裝的手段，我們可以：

大幅度縮小封裝后芯片的面積

無論是多個芯片的合封，還是單個芯片的Wafer Level化封裝，都可以明顯降低封裝尺寸以減小整個系統(tǒng)板的使用面積。利用封裝手段縮小芯片面積在經(jīng)濟上要比提升前道工藝來得更為劃算

容納更多芯片的I/O端口數(shù)量

由于前道工藝方法的引入，我們可以利用RDL技術使得單位面積的芯片上能夠容納更多的I/O管腳，從而減少芯片面積的浪費

降低芯片綜合制造成本

由于引入Chiplet的方案，我們可以比較容易地將多個不同功能、不同工藝技術/節(jié)點的芯片合封到一起，形成一個系統(tǒng)集成芯片（SIP）。這樣就可以避免所有功能和IP都必須采用同一種（最高工藝）的高成本方法

提升芯片間的互聯(lián)能力

隨著大算力需求的提升，在很多應用場景里都需要計算單元（CPU、GPU...）和DRAM做大量的數(shù)據(jù)交換。這往往會導致整個系統(tǒng)幾乎有一半的性能和功耗浪費在信息交互上。現(xiàn)在我們通過各種2.5D/3D封裝，將處理器和DRAM盡可能近的連接在一起，就可以將這種損耗降低到20%以內(nèi)，從而大幅度降低計算的成本。這種效率的提升遠遠超過了通過采用更先進制造工藝帶來的進步

下圖是我簡單整理的先進封裝技術的演進過程

在Flipchip階段，封裝的方式還比較接近于傳統(tǒng)技術路線（我多數(shù)時候其實是把Flipchip當作傳統(tǒng)封裝來對待的）

而從下圖可以看到，相對于傳統(tǒng)封裝，WLCSP（FanIn）的方法就和傳統(tǒng)有著明顯的區(qū)別：用前道技術直接對晶圓進行加工（RDL+凸塊）后再直接切割形成芯片

數(shù)據(jù)來源：網(wǎng)絡

而當芯片上的I/O端口越來越多，以至于芯片有限面積無法直接容納這么多管腳的時候，在原來WLCSP（Fan-In）的基礎上又發(fā)展出了FanOut技術：通過封裝材料擴大芯片面積來容納更多管腳。而且這樣一來，多芯片的合封也成為了可能

數(shù)據(jù)來源：網(wǎng)絡

當然，封裝技術的發(fā)展并未在此止步。隨著大算力芯片的技術和市場需求的高速發(fā)展，行業(yè)內(nèi)又開始開發(fā)了2.5D和3D技術：

2.5D：通過Interposer（通常以硅基板為主要材料）將處理器和HBM（High Bandwidth Memory）進行高密度和高效率互聯(lián)。其中最有名的就是最近因為人工智能而火出圈的臺積電的CoWoS封裝技術

3D：直接將不同芯片在Z軸方向上堆疊，通過TSV等方法實現(xiàn)更高效率互聯(lián)

在2.5D和3D封裝領域，目前全球主流的晶圓廠、封裝廠以及IDM都推出了自己的方案和技術路線

以下是我特意整理的各家的產(chǎn)品信息，可謂是五花八門、不一而足。

審核編輯 黃宇