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田文超 謝昊倫 陳源明 趙靜榕 張國光

（西安電子科技大學機電工程學院 西安電子科技大學杭州研究院上海軒田工業設備有限公司 佛山市藍箭電子股份有限公司）

摘要：

隨著人工智能 （ AI ）和集成電路的飛速發展，人工智能芯片逐漸成為全球科技競爭的焦點。在后摩爾時代，AI 芯片的算力提升和功耗降低越來越依靠具有硅通孔、微凸點、異構集成、Chiplet等技術特點的先進封裝技術。從 AI 芯片的分類與特點出發，對國內外典型先進封裝技術進行分類與總結，在此基礎上，對先進封裝結構可靠性以及封裝散熱等方面面臨的挑戰進行總結并提出相應解決措施。面向 AI 應用，對先進封裝技術的未來發展進行展望。

0 引言

人工智能芯片也稱 AI 芯片，是人工智能產業最重要的硬件之一。從廣義上看，能執行 AI 算法的芯片都被定義為 AI 芯片；從狹義上看，AI 芯片特指為加速AI 算法而特別設計的芯片 [1-3] 。總的來講，所有專門為AI 任務量身定做的芯片都被認為是 AI 芯片。AI 芯片具有高效性、低功耗、智能化、專用性、可編程性等特點，廣泛應用于智能設備、無人駕駛、5G 通信等領域。

AI 芯片最重要的是算力和功耗 [4] ，在后摩爾時代，AI 芯片的算力提升和功耗降低越來越依賴具有重布線層（RDL）、硅通孔（TSV）、硅中介層、微凸點等技術特點的先進封裝技術。目前先進封裝技術大致分為扇出型（FO）封裝技術、2.5D/3D封裝技術和Chiplet技術 [5] 。

本文從 AI 芯片的分類與特點出發，對相關典型先進封裝技術進行分類與總結，在此基礎上，對先進封裝中晶圓、TSV、微凸點以及 RDL 等結構面臨的可靠性問題以及封裝散熱問題進行總結，并針對結構中出現的熱、電、機械等可靠性問題提出了相應的解決方法，最后面向 AI 應用對先進封裝技術的未來發展趨勢進行展望。

1 AI 芯片

1.1 AI 芯片分類

按照技術架構分類，AI 芯片可分為 GPU、FPGA、ASIC 和類腦芯片，4 種芯片的特點如表 1 所示。

GPU：主要用于處理圖形、圖像方面的數據運算 [6] 。GPU 融合了大量高效的運算單元和快速內存，擁有卓越的浮點運算性能和并行處理速度，相比于傳統的CPU，GPU 更適合解決 AI 算法方面的問題。

FPGA：與傳統的 CPU 不同，FPGA 允許用戶根據不同的應用需求，通過硬件描述語言對芯片上的基本門電路和存儲器進行重新配置。一旦完成重新配置，FPGA 內部的電路就固化成實際的連線，從而實現用戶所需的功能。FPGA 在應對尚未完全確定功能需求以及需要不斷迭代完善算法的情況時表現尤為出色。但是使用 FPGA 需要通過硬件描述語言來定義硬件，從而實現軟件算法，因此用 FPGA 來實現復雜的 AI算法有一定的技術難度。

ASIC：一個為某種特定應用設計并全面定制的AI 專用芯片。區別于 FPGA，ASIC 芯片不能通過改變電路來增加功能。相對于 GPU 來說，ASIC 顯示出優越的計算性能、低功耗以及低成本。因此，它特別適合對設備端性能功耗比具有極高要求的移動設備 [8] 。

類腦芯片：又被稱為神經模擬芯片，它是一種創新的芯片架構，其功能的實現主要模擬人腦的神經網絡運行原理，具備感知以及認知等功能 [9] 。類腦芯片性能強大且通用性強，但開發難度大，目前仍處于研發階段 [10] 。

1.2 AI 芯片發展現狀

英偉達、英特爾、高通等芯片廠商憑借其豐富的經驗和技術實力，迅速布局人工智能領域，目前這些廠商在 GPU 和 FPGA 領域已擁有近乎壟斷的優勢地位。2015 年起，全球眾多知名的網絡及 IT 企業，包括谷歌、IBM、微軟、蘋果以及亞馬遜等，也開始涉足人工智能芯片的研發工作，以尋求解決計算能力受限問題的方法。2016 年，谷歌推出了專門為開源框架TensorFlow 設計的 TPU 芯片，將該芯片應用于人工智能應用 AlphaGo，其以壓倒性的實力擊敗圍棋冠軍李世石，這一舉動進一步促進了人工智能的發展，并鞏固了谷歌在 AI 領域的領先地位；2017 年，微軟推出名為 Project Brainwave 的項目，該項目是基于 FPGA 芯片建造的低延遲深度學習系統，使微軟能夠更高效地提供各種人工智能服務；2023 年 4 月，谷歌公布 TPUV4 技術細節，相比于 TPU V3，計算性能提升了 10倍。

目前，我國在高端通用芯片領域與國外先進水平相比仍存在一定差距。部分自主研發的芯片仍需借助國外成熟的 ARM 架構和 IP 核等技術進行設計，自研能力相對較弱。不過人工智能技術在諸如安全防范、自動化駕駛、智能設備等行業的廣泛使用進一步催生了國產 AI 芯片的崛起，我國一些新興企業，如寒武紀、壁仞科技、云天勵飛、瀚博半導體等，也開始研發出具有自身特點的 AI 芯片。國內外典型 AI 芯片產品如表 2 所示。

2 先進封裝技術

封裝技術的發展史大致分為 4 個階段：第 1 階段（1970 年以前）是元件插裝時代，主要采用直插型封裝（DIP）等技術，電子元件被手工插入電路板的孔中，尺寸較大且制造過程相對簡單；第 2 階段（1970—1990年）是表面貼裝時代，主要采用小外形封裝（SOP）等技術，元件開始直接貼裝在印刷電路板表面，從而實現更緊湊的設計；第 3 階段（1990—2000 年）是面積陣列封裝時代，主要采用球柵陣列封裝（BGA）、倒裝芯片等技術，這些封裝技術進一步提高了芯片的集成度和性能，同時增強了電路板對熱應力和機械應力的抵抗能力；第 4 階段是 2000 年以來的先進封裝時代，特點是采用堆疊、異構集成、精密互連等技術。傳統封裝與先進封裝（以 2.5D/3D 和 FO-WLP 為例） 對比如表 3所示。

2.1 FO 封裝

FO 封裝的設計原理是芯片焊盤通過“扇出”的方式從芯片的邊緣通過 RDL 和焊錫球連接到 PCB 上 [10] 。圖 1 為 FO 封裝和扇出區域示意圖，RDL 工藝讓芯片可以使用的布線區域增加，充分利用芯片的有效面積，達到降低成本的目的。FO 封裝技術完成芯片焊球連接后，芯片無需使用封裝載板便可焊接到 PCB 上，這樣有助于縮短信號傳輸距離，提高電學性能。

FO 封裝的工藝流程可分為 Chip First 工藝和Chip Last （也叫 RDL First）工藝，其工藝流程如圖 2 所示。Chip First 工藝是指先貼芯片后加工 RDL，先將單一芯片放置在用臨時鍵合材料或熱釋放膠帶（TRT）處理過的襯底上，再用環氧樹脂（EMC）包覆成型并固化，然后去掉襯底后再加工 RDL。但在 EMC 工藝流程中，襯底翹曲和鍵合材料軟化會導致芯片偏移和 RDL的錯位。Chip Last 工藝是指先加工 RDL 然后再貼裝芯片，在該流程中，RDL 結構既可以進行電子測試，也可以進行目測檢查，以確定芯片良率，該工藝適合于良率至關重要的大型 I/O 芯片。

目前 FO 封裝已廣泛應用于人工智能、5G 通信、毫米波雷達等領域。國內外廠商在 FO 封裝的基本架構上研發出了許多各具特點的 FO 封裝技術，如臺積電 InFO、日月光扇出型基板芯片封裝技術（FOCoS）、華天科技 eSiFO、長電科技 XDFOI。

2.1.1 臺積電 InFO

InFO 是臺積電于 2016 年推出的一種 FO 封裝技術，其封裝結構如圖 3 所示 [11] 。InFO 技術將芯片直接放置在基板上，使用 RDL 來互連芯片和基板，無需使用引線鍵合，該 RDL 在晶圓表面形成，給鍵合墊片重新分配更大的間距，從而允許更多的 I/O 連接，實現了更緊湊和高效的設計。

蘋果 A10 處理器被應用于 2016 年發布的 iPhone7中，該處理器利用了臺積電 16 nm FinFET 工藝和InFO 技術。借助這些先進技術，AP 與 LPDDR 得以成功地整合在一起，從而為接下來數年的移動封裝技術發展設定了全新的標桿。臺積電憑借 InFO 封裝這一關鍵技術，成功拿下蘋果 A 系列處理器訂單，從此整個半導體行業開啟了研發 FO 封裝的浪潮，并衍生出許多新應用，如 InFO-oS、InFO-MS、InFO-AiP 等 [15] 。

2.1.2 日月光 FOCoS

FOCoS 為日月光 2021 年推出的一種 FO 封裝技術，主要分為 Chip First （FOCoS-CF） 和 Chip Last（FOCoS-CL）2 種技術流程的解決方案，封裝結構如圖4 所示。FOCoS-CF 解決方案利用封膠體分隔 RDL 以改善芯片封裝交互作用（CPI），在 RDL 制造階段降低芯片應力上的風險以及提供更好的高頻信號完整性。FOCoS-CL 方案則是先分開制造 RDL，再整合多個

Chiplet，該方案有助于解決傳統晶圓級工藝流程中因為 RDL 不良率高所造成的芯片額外損失的問題。

FOCoS 解決了傳統覆晶封裝將 SoC 組裝在基板上的局限性，將 2 個或多個芯片重組為扇出模塊，再置于基板上實現多芯片以及 Chiplet 的整合。FOCoS 具有多達 5 層的 RDL 互連、1.5 μm/1.5 μm 的線寬 / 線距以及 34 mm×50 mm 的大扇出尺寸，且不需要硅中介層。FOCoS 能夠應用不同制程扇出平臺技術達成最佳電性能和連接性能，以優化多芯片異質和同質整合，該技術的發展提供了突破性的上板可靠性和卓越的電性效能，可廣泛應用于 HPC、人工智能、機器學習和云端等不同領域。

2.1.3 華天科技 eSiFO

晶圓級嵌入式硅基扇出技術（eSiFO）是華天科技2015 年開始研發，2018 年開發成功且具有自主知識產權的一種先進 FO 封裝技術。相較于傳統的 eWLB 技術，eSiFO 封裝的成本更低，翹曲更小，有效解決了塑封過程中存在的芯片偏移問題，同時具有較好的熱管理能力 [17] 。

eSiFO 封裝結構如圖 5 所示，eSiFO 封裝技術采用硅片作為支撐，在硅基板上進行干法刻蝕，形成凹槽，然后將芯片正面朝上，牢固地固定在凹槽中，最后用真空壓膜填補支撐片與芯片之間的空隙 [17] 。芯片和硅圓片表面構成扇出結構，在這個扇形結構上，可以進行多層布線和焊接，然后進行切分、隔離以及封裝。

由于具有超薄、超小型和系統級封裝（SiP）集成特性，eSiFO 封裝可實現高成品率，因此該技術特別適合消費電子、汽車電子、醫療電子和航空航天電子等對可靠性要求較高的領域。使用 eSiFO 的 ASIC、電源管理單元（PMU）和傳感器也在開發中。在不久的將來，使用 eSiFO 的應用處理器引擎（APE）等大型芯片的封裝也將得到研發 [19] 。

2.1.4 長電科技 XDFOI

多維扇出封裝集成（XDFOI）是長電科技于 2021年面向 Chiplet 異構集成應用推出的以 2.5D TSV-less（無 TSV）為技術特點的新一代封裝技術，其封裝結構如圖 6 所示，2022 年長電科技 XDFOI Chiplet 高密度多維異構集成系列工藝進入穩定量產階段，其主要用于對集成度和算力有較高要求的 FPGA、GPU 和 5G芯片等領域。

XDFOI 技術在線寬 / 線距可達到 2 μm/2 μm 的同時，還可以實現多層布線層，該技術可將有機重布線堆疊中介層厚度控制在 50 μm 以內，微凸點中心距為 40 μm。這種創新的封裝方案允許在更薄和更小的單位面積內進行高密度的各種工藝集成，從而達到更高的集成度、更強的模塊功能和更小的封裝尺寸。同時，XDFOI 技術還具備在封裝體背面進行金屬沉積的能力，通過有效提高散熱效率，為芯片提供良好的熱管理。此外，根據設計需求，該技術還可以增強封裝的電磁屏蔽能力，從而提高芯片成品的良率和可靠性。

相比于 2.5D TSV 封裝，XDFOI 封裝具有更低的有效成本、更靈活的架構設計、更卓越的性能和更好的可靠性。XDFOI 封裝技術可以滿足各種高端芯片的需求，包括 FPGA、CPU、GPU、ASIC 和 5G 芯片等，同時也可以為 Chiplet 和異構封裝提供完整的解決方案。此外，XDFOI 運用了超狹小間距凸塊互聯技術，該技術使封裝體內可容納更多的芯片、高帶寬內存以及無源器件。

2.2 2.5D 封裝

2.5D 封裝是指通過在芯片之間插入中介層來進行高密度互連的一種異構芯片封裝，可以實現多個異構芯片的高密度線路連接，使芯片集成在一個封裝中。按照中介層的結構，2.5D 封裝可以進一步分為RDL、硅中介層與嵌入式互聯橋 3 種實現形式 [21] 。2.5D封裝結構如圖 7 所示。

2.5D 封裝兼具 2D 和 3D 封裝的特點，具有硅中介層和 TSV 2 大技術特點的 2.5D 先進封裝技術可以把內存、GPU 和 I/O 集成到一塊基板上，可有效提升傳輸帶寬和計算效率，并大幅減少應用處理器和存儲器芯片的面積，實現了成本與性能之間的完美平衡。2008 年，賽靈思將其大型 FPGA 劃分為 4 個良率更高的較小芯片，并將這些芯片連接到硅中介層，2.5D封裝由此誕生。經過多年發展，2.5D 封裝已衍生出多種各具特色的封裝技術，其中的代表技術有英特爾嵌入式多裸片互連橋技術（EMIB）、臺積電片上晶圓基板封裝（CoWoS）、三星 I-Cube。

2.2.1 英特爾 EMIB

EMIB 最早于 2008 年提出，后經改進逐漸發展成為英特爾最具代表性的先進封裝技術之一，已用于其多款 FPGA 產品，如英特爾 Stratix 10 FPGA。

EMIB 技術屬于 FO 封裝中的嵌入式互聯橋型封裝，是在有機基板中埋入若干超薄的（厚度一般小于100 μm）、高密度的硅橋，實現芯片兩兩間的互連，其減少了對 TSV 和定制硅內置層的需求，有效降低了芯片的復雜度和成本 [22] 。

EMIB 封裝結構如圖 8 所示。

目前英特爾可量產的硅橋尺寸為 2 mm×2 mm~12 mm×12 mm，包含 4 層 RDL 和 1 層焊盤，線寬 / 線距為 1 μm /1 μm。EMIB 可提供芯片間的局部高密度互連，可靈活地放置在基板任意需要互連的地方，不限制芯片的集成數量與位置，不影響基板上其他線路的布局布線 [23-24] 。

2.2.2 臺積電 CoWoS

CoWoS 是臺積電于 2012 年研發的一種基于硅中介層的 2.5D 集成封裝技術。將芯片通過 CoW 的前端芯片堆疊技術連接至晶圓上，再把 CoW 芯片與基板連接，整合成 CoWoS，并使用硅載片上的高密度走線進行互聯。

引爆 CoWoS 的產品是 AI 芯片。2016 年，英偉達推出首款采用 CoWoS 封裝的 AI 芯片 GP100，為全球AI 浪潮拉開序幕；2017 年，谷歌在 AlphaGo 中使用的TPU2.0 也采用 CoWoS 封裝；日本的超級計算機富岳曾位于 2021 年全球 TOP 500 超級計算機的首位，其使用的 Fujitsu A64FX 處理器也采用了臺積電 CoWoS封裝技術 [25] 。

CoWoS 技術的核心在于其晶圓堆疊的方式。它使用先進的硅互連技術，通過把多個芯片分別制造在不同的晶圓上，然后將它們精確地對準和粘合在一起。每個芯片都可以被優化為特定的應用，同時，晶圓之間的高速連接可以提高系統的帶寬和效率。

CoWoS 封裝結構如圖 9 所示。CoWoS 技術根據中介層材料的區別，可分為 3 種：CoWoS-S（中介層是Si 襯底）、CoWoS-R（中介層由 RDL 構成）、CoWoS-L（中介層由 Chiplet 和 RDL 組成）。CoWoS-S 利用硅片作為微芯片的橋梁，從而實現了比其他 2 種方案更高的芯片互聯密度，但這樣也導致成本較高；出于成本的考慮，CoWoS-R 采用有機轉接板，這種封裝方式符合部分封測工廠提供的方案，但該封裝方式的芯片互聯密度相對較低；CoWoS-L 將小硅“橋”安裝在有機轉接板中，從而實現高密度芯片互連，這種方式僅在芯片鏈接部分使用硅片，主要用來實現鄰近芯片邊緣的高密度連接，CoWoS-L 的生產成本和綜合性能介于CoWoS-R 和 CoWoS-S 之間。

2.2.3 三星 I-Cube

三星也有類似于臺積電 CoWoS-S 的 I-Cube 技術，三星使用這種封裝的主要客戶是百度的 AI 加速器。2018 年，三星推出了被稱為“I-Cube2”的技術，這項技術是一種異構集成技術，在一個硅中介層上水平放置一個或多個邏輯裸片（CPU、GPU 等）和多個高帶寬存儲器（HBM）裸片。2021 年，三星展現了“I-Cube4”新一代封裝技術，也就是“Interposer-Cube4”，其中集成了4 個 HBM 和一個邏輯裸片，從高性能計算到人工智能、5G、云數據應用，I-Cube4 可通過異構集成實現更高的通信速度和能效，其封裝結構如圖 10 所示。

I-Cube4 中的硅中介層通過 TSV 可以與頂層的邏輯芯片和 HBM 實現高效的交互，從而顯著提升芯片的性能。此外，三星采用了獨特的半導體制造技術，以保持超薄中介層在 100 μm 狀態下的穩定性，避免變形問題。另外三星還采用了不含密封劑的特殊結構，用以優化散熱性能。這些創新的措施進一步提高了I-Cube 封裝技術的可靠性和效能。

2.3 3D 集成技術

隨著半導體工藝技術不斷縮放，設計復雜度不斷增加，傳統的二維集成芯片設計趕不上摩爾定律的縮放趨勢。此外，在高端性能封裝中，處理芯片和存儲芯片對高帶寬、低延遲有嚴格要求 [28] ，于是業界從三維的概念尋找解決方案。3D 集成（3D-IC）是指通過 TSV 實現不同芯片層之間電學互連的 3D IC 堆疊技術，其結構如圖 11 所示。3D 集成包括 3D IC 封裝、3D IC 集成和 3D Si 集成，后兩者使用 TSV，而 3D IC 封裝不使用TSV。3D-IC 封裝可容納多個異構裸片且各功能模塊可采用不同的制程節點，這可大大降低成本并提高產品上市速度。此外 3D-IC 支持更小的尺寸，可以節省電路板和終端產品的空間，是小型移動設備的理想選擇。

3D-IC 技術的應用領域涵蓋 CPU、GPU、智能手機、高性能計算等諸多領域，近年來臺積電、英特爾、三星均在加速布局 3D-IC 技術，該技術無疑是未來延續摩爾定律最有效的路徑之一，同時也將成為持續優化芯片性能和成本的關鍵創新技術，目前 3D-IC 領域的代表技術有臺積電片上集成系統（SoIC）、英特爾Foveros、三星 X-Cube。

2.3.1 臺積電 SoIC

臺積電于 2019 年推出了 SoIC 多芯片堆棧技術，其主要用于 10 nm 以下的制程。臺積電 SoIC 是業界第一個高密度 3D Chiplet 堆疊技術，蘋果在 2023 年小量試產了基于 SoIC 的智能芯片，規劃采用臺積電的SoIC 搭配 InFO 封裝，預定面向 MacBook 使用，最快2025—2026 年實現終端產品問世。

SoIC 應用了 TSV、微凸點和混合鍵合等先進技術，從而可實現超過 10 000/mm 2 I/O 密度的封裝。SoIC的獨特之處在于其無凸點鍵合結構，與常規的凸點鍵合相比，SoIC 能實現更高的集成密度和更優越的運行表現。通過 SoIC 技術，無論是同質還是異構的 Chiplet都能被集成到一個更小、更薄的類似 SoC 的微芯片上，進而實現與先進的 WLSI（晶圓級系統集成，如CoWoS 和 InFO） 的完美結合。臺積電的 SoIC 可與CoWoS 和集成扇出型疊層封裝（InFO-PoP）相結合并共同使用。SoC 和 SoIC 封裝結構如圖 12 所示。新集成的芯片在外形上與常見的 SoC 芯片相似，然而其內部嵌入了必要的異構集成功能。SoIC 技術不但保留并融合了原有的 InFO 和 CoWoS 技術，而且大大提升了系統的單芯片性能。

2.3.2 英特爾 Foveros

2018 年 12 月，英特爾首次展示了 Foveros 封裝技術，該技術也叫三維面對面異構集成芯片堆疊，它是一種堆疊式芯片封裝技術，可以將多個不同制程的芯片層通過微型互聯線連接在一起，實現了高速、低功耗的芯片互連，其封裝結構如圖 13 所示。

Foveros 封裝技術是將一個底層芯片放置在封裝基底上作為主動中介層，在中介層內部有許多的 TSV3D 硅通孔，這些硅通孔可以將上下層的凸塊連接起來，從而在頂層芯片、模塊以及系統的其他部分之間實現通信。與 EMIB 封裝相比，Foveros 技術將凸點間距進一步降低為 25~50 μm，使更多小面積、功能較簡單的小芯片能夠垂直安置在水平布置的芯片之上，從而賦予整個方案更完整的功能。Foveros 技術的獨特之處在于它對于昔日繁瑣的重新設計、測試以及流片步驟的極度簡化，該技術可以直接將各種 IP 和各類工藝的成熟解決方案封裝在一起，無需大規模的設計和整合調整，從而節省了大量的時間和資源，并且顯著地加快了產品的上市速度。

英特爾已將 Foveros 技術應用于 MAX 系列 GPU所采用的 Ponte Vecchio 芯片中，這是英爾特將高性能GPU 應用在人工智能 / 機器學習以及高性能計算領域的第一次認真嘗試 [31] 。該 GPU 是英特爾首個百億億次級計算 GPU，也是唯一具有原生光線追蹤加速功能的 HPC/AI GPU，旨在加速科學可視化。

2.3.3 三星 X-Cube

X-Cube 是第一代 3D IC 晶圓級邏輯堆疊與集成技術，“X”表示 3D 中擴展的互連密度和擴展的功能 [32] 。X-Cube 封裝結構如圖 14 所示，不同于 2D 平行封裝，X-Cube 3D 封裝允許多枚芯片在堆疊封裝的方式下協同工作，通過 TSV 技術將 SRAM 存儲芯片堆疊到主芯片上方，這種設計可以釋放更多空間，使其他組件得以更緊湊地堆疊在一起。此外，其通過 TSV技術實現芯片之間的連接，不僅降低了功耗，而且大幅提高了數據傳輸速率。

三星業務發展負責人在 2022 年三星晶圓代工論壇（SFF）上表示，X-Cube 封裝技術將會應用于 5G、AI、AR 和 VR 等前沿領域，三星方面計劃 2024 年量產微凸塊類型的 X-Cube 產品，2026 年量產銅鍵合類型的X-Cube 產品。

2.4 Chiplet 技術興起

Chiplet 的概念最早可追溯到 20 世紀 80 年代提出的多芯片模組，2014 年華為海思和臺積電的晶圓級封裝產品首次應用了這一概念 [21] 。2017 年，美國國防部高級研究計劃局（DARPA）發布了“通用異質集成和知識產權復用策略”項目（CHIPS），這時 Chiplet 才得到真正推廣。Chiplet 是一種設計概念，指將單顆集成復雜功能的 SoC 芯片分散成多顆特定功能的芯粒，再采用封裝技術將其整合在一起，構成多功能的異構SiP。

與傳統的單芯片方案相比，Chiplet 方案的設計良率更高、成本更低。研究結果表明，當芯片面積小于10 mm 2 時，單芯片和 Chiplet 方案的良率差別很小，但當芯片面積超過 200 mm 2 ，單芯片方案的良率將明顯低于 Chiplet 方案，降低幅度可達 20%以上。芯片良率與芯片面積、晶圓缺陷率 D 的關系如圖 15 所示，可以預期，在 700~800 mm 2 的面積上，單芯片方案的良率可能不超過 10% [33] 。Chiplet 的另一個優勢是允許將不同工藝下的芯片封裝連接起來，這種彈性的設計方式提升了芯片封裝的靈活性，提高了先進工藝的利用效率，同時降低了成本。

Chiplet 技術目前正在迅速發展，各大芯片廠商紛紛推出基于 Chiplet 技術的 AI 芯片產品，如英特爾的Stratix 10 FPGA、賽靈斯的 Vertix-7 FPGA、AMD 的第3 代 Ryzen 處理器等。這些基于 Chiplet 技術的產品將不斷推動人工智能領域的發展，為智能設備和應用帶來更高效、更智能的解決方案。

3 先進封裝面臨的挑戰

隨著人工智能產業的發展，業界對高算力、高性能的 AI 芯片的需求日益提升。電子封裝對芯片起著機械支撐、環境保護、信號互連以及散熱等重要作用，為了滿足高性能 AI 芯片小型化和集成化的需求，先進封裝技術也隨之不斷發展。但在芯片服役環境日益復雜、芯片不斷堆疊以及異質異構集成等因素的影響下，先進封裝面臨諸如晶圓翹曲、電遷移、空洞裂紋以及疲勞失效等可靠性問題。

3.1 晶圓翹曲

晶圓翹曲是指在晶圓重構工藝中，由于芯片和塑封料的熱膨脹系數（CTE） 不匹配而產生熱應力的積累，從而導致宏觀翹曲。晶圓翹曲不僅會嚴重影響后續磨削減薄、切割等封裝步驟的工藝精度，還會帶來界面分層、焊點斷裂以及裂片等諸多可靠性問題 [35] 。隨著芯片集成化和大尺寸晶圓的使用，晶圓翹曲問題也愈發嚴峻，已成為影響先進封裝可靠性的主要挑戰之一。

解決晶圓翹曲是個復雜的工作，需要綜合考慮封裝工藝、封裝材料以及封裝檢測等因素的影響。在封裝工藝上，可通過優化封裝過程中溫度、濕度、冷卻速度以及氣壓等因素來減小熱應力的影響，降低晶圓翹曲的概率；在封裝材料上，可采用與晶圓 CTE 接近的封裝材料，從而減小熱失配的影響；在封裝檢測上，需要定時使用高精度檢測設備，及早發現晶圓翹曲問題并采取相應的調整措施。

3.2 焊點可靠性

焊點是封裝中最重要的互連結構之一，起著電氣連接、溫度傳導以及機械支撐等重要作用。I/O 密度與凸點節距、結構的關系如圖 16 所示，隨著凸點節距不斷縮放，I/O 密度的持續提高會給焊點結構帶來愈發嚴峻的挑戰。

焊點的服役環境包括高溫、機械應力、冷熱循環、高密度電流等。其中高溫會導致焊點出現金屬間化合物（IMC）增厚、力學性能退化等現象，具體表現為柯肯達爾孔洞、裂紋擴展等失效形式；冷熱循環則會使得焊點產生疲勞蠕變等現象，從而導致焊點斷裂失效，失效是由于焊點與其他接觸結構的 CTE 不匹配導致的；機械應力包括隨機振動、加速度、沖擊以及拉伸剪切等作用力，在載荷力的作用下，如果焊點材料強度不足，則會出現焊點斷裂、破碎等失效現象；當焊點內部電流密度達到 10 4 A/cm 2 時，焊點易發生電遷移現象，隨著焊點尺寸的不斷縮小，焊點電遷移現象愈發明顯，并常伴隨著熱遷移現象，電遷移和熱遷移共同作用，導致凸點下金屬化層（UBM）耗盡、空洞裂紋、IMC 極性效應等失效現象。

焊點的服役環境是復雜多變的，往往面對的不只是一種環境載荷的作用，而是多種載荷的疊加，這導致失效形式難以預測。近年來已有不少學者基于多物理場耦合理論，采用有限元法（FEA）對焊點失效機理進行研究，為實際工況下焊點失效行為的預測提供理論參考。此外，焊點材料是保證焊點可靠性的重要因素之一，研發高可靠性擴散阻擋材料以及性能更優的焊料合金，可有效提高焊點服役壽命。

3.3 TSV 可靠性

TSV 技術是指在芯片與芯片以及晶圓與晶圓之間制作垂直通孔，并在通孔中填充銅、鎢、多晶硅等導電材料，從而實現垂直電氣互通。TSV 可縮短信號互連長度，減少信號傳輸過程中的寄生損耗和信號延遲，能夠滿足電子器件多功能化、集成化和小型化的要求。業內人士將 TSV 視為繼引線鍵合和倒裝芯片之后的第 3 代封裝技術。

目前 TSV 技術仍面臨諸多挑戰，如：硅和銅的CTE 存在較大差異，在制造 TSV 的過程中會產生較大的熱應力，從而導致開裂分層并影響器件的電性能；填充不完全或刻蝕工藝中的貝殼效應會導致 TSV 中出現空洞，從而使 TSV 的性能不能滿足工作要求；隨著結構密度的不斷提高，高密度 TSV 會導致熱量集中，從而引發一系列熱可靠性問題。

研究人員正從材料、結構、工藝等方面尋求解決以上問題的方案。在材料方面，通過研發新材料來抑制襯底損耗以及降低熱失配的影響；在結構方面，同軸空氣間隙 TSV 等新結構能降低整體的寄生電容和能量損耗；在工藝方面，田苗等 [37] 提出了一種通孔雙面分布填充的工藝，減小了 TSV 工藝的填充難度。TSV作為堆疊型封裝中最關鍵的技術之一，隨著未來新材料和新工藝的研發，將具有更廣闊的應用前景。

3.4 RDL 可靠性

RDL 是指在晶圓表面沉積金屬層和介質層，并形成金屬布線，對 I/O 端口進行重新布局，將其布局到新的區域，并形成面陣列排布。采用 RDL 能夠支持更多的 I/O 數量，使 I/O 間距更靈活、凸點面積更大。此外RDL 可以將不同種類的芯片連接在一起，在 3D 集成中，TSV 用于完成同種堆疊芯片的電氣互聯，而不同類型堆疊芯片的連接則需要 RDL 來實現。不同尺寸RDL 的應用范圍如圖 17 所示，不同線寬 / 間距（L/S）的 RDL 具有不同的應用范圍，目前主流 RDL 的 L/S仍在 5 μm 以上。

隨著半導體技術節點邁向 3 nm，高 I/O 密度對超細 L/S 和高密度 RDL 提出了巨大的挑戰，RDL 服役可靠性面臨諸多亟待解決的問題：（1）RDL 層中介電材料和銅線之間的 CTE 差異會導致溫度循環過程中的銅 / 介電界面失真，從而導致 RDL 走線開裂； （2）傳統的銅 RDL 直接覆蓋有機介質層，而不具有阻擋金屬層，這導致銅 RDL 間距小于 2 μm 時電場會迅速增加，銅會遷移到通常用作電絕緣體的有機電介質中，從而出現嚴重的電可靠性問題 [38] ； （3）晶圓翹曲和芯片偏移等工藝缺陷會影響 RDL 的 L/S，影響 RDL 的精度； （4）在 RDL 制造中面臨著共面性問題，芯片擠出問題會導致 RDL 的斷裂和開短路故障。

保證 RDL 可靠性的同時提升 RDL 的 L/S 已成為業界研究重點之一。要形成厚度均勻且分辨率高的RDL 層，需要材料、工藝、設備等的進一步發展和升級。在材料方面，需要研發合適的介電材料來減小其與銅線之間的 CTE 差異，從而減輕熱失配現象；在工藝和設備方面，需要設計更合適且精確的制程設備，Manz（亞智科技）公司推出了特殊的 RDL 濕法制程設備來處理沉重的基板和材料的翹曲問題。隨著未來RDL 工藝的完善，RDL 將在 FO 等先進封裝的發展中發揮更重要的作用。

3.5 封裝散熱

7 種常見的封裝體熱量耗散途徑如圖 18 所示 [39-41] 。Q max 為可耗散的最大功率，h eff 為有效傳熱系數。雖然存在很多散熱途徑，但隨著芯片性能和功耗的不斷提升，產生的熱量越來越高，這對封裝的散熱性能提出了更高的要求。隨著封裝集成度的不斷提高，業界要求封裝體能夠為處理芯片提供熱流密度高達 1 000 W/cm 2的熱量耗散能力 [42] 。在先進封裝中，3D 封裝因其芯片堆疊方式，其散熱問題一直很受關注。3D 封裝散熱問題主要存在于以下 4 個方面：（1）3D 封裝需要將多個芯片堆疊在封裝體內，芯片堆疊后發熱量增加，但散熱面積并未增加，這導致發熱密度增加；（2）多芯片堆疊，熱源相互接觸，熱耦合現象增強；（3）內埋置基板中的無源器件發熱，由于有機或陶瓷基板散熱能力較差，會產生嚴重的熱問題； （4）封裝尺寸不斷縮小，組裝密度不斷增加，使得封裝的散熱設計不易進行。

4 展望

隨著人工智能的火爆，面向 AI 應用的高性能芯片的需求持續增加，Frost＆Sullivan 的統計數據顯示，預計在 2020—2026 年，全球 AI 芯片市場規模將以29.3％的復合增長速度持續擴大，2023 年的市場總額將達到 490 億美元，全球 AI 芯片市場規模發展趨勢如圖 19 所示。

AI 芯片廣泛應用于不同領域，應用需求催生出具有不同特點和應用場景的 AI 芯片，其中超低功耗 AI芯片、開源芯片、通用智能芯片是 AI 芯片的發展趨勢。超低功耗 AI 芯片的功耗通常只有幾十毫瓦，此類芯片一般應用在智能手表、智能門鎖等智能設備中，可顯著降低電量消耗，從而減少維護成本 [43] ；芯片領域的技術門檻以及相關知識產權的限制會阻礙 AI 芯片的創新和發展，開源芯片的普及能夠讓所有人享受到最新的成果，促進行業整體的發展；AI 芯片需要不斷調整技術架構來適應人工智能多變的算法，使成本和技術難度不斷提升，通用智能芯片可以根據算法需求自動調整技術框架，具有較好的靈活性和適應性。

伴隨著 AI 芯片的智能化和多功能化，具有異構集成、精密互連等技術特點的先進封裝技術也不斷得到研發，以便滿足 AI 芯片高算力、低功耗以及小型化等的需求。全球封測技術目前正經歷從傳統封裝向先進封裝的轉型，先進封裝將成為未來封測市場的主要增長點，根據市場研究機構 Yole 的預測，全球先進封裝市場 2019—2025 年的復合年增長率為 6.6％，2024年先進封裝市場規模將接近 440 億美元。與此同時，Yole 預測 2019—2025 年全球傳統封裝復合年增長率僅為 1.9％，增速遠低于先進封裝。2016—2025 年全球集成電路封裝產業結構如圖 20 所示。在未來的先進封裝市場，具有 TSV、RDL、Interposer、Chiplet 等技術特點的先進封裝將擁有廣闊的市場前景。

5 結束語

放眼未來，AI 芯片將朝著低功耗芯片、開源芯片、通用芯片等方向發展，與之相應的先進封裝技術也將不斷革新和進步。在未來的封測市場，先進封裝成長性要顯著優于傳統封裝，先進封裝的市場占比將持續提高。借由 3D-IC、Chiplet 等先進封裝技術，AI 芯片將集智能化、多功能化、小型化于一體，實現性能、成本、功耗多方面的優化升級。

先進封裝技術在為半導體產業帶來機遇的同時，也面臨晶圓翹曲、封裝散熱、電遷移以及疲勞失效等多方面的挑戰。在后摩爾時代實現和保障先進封裝的規模化應用，需要持續研究和優化封裝材料、晶圓工藝、設計仿真等多方面的內容，以保證封裝產品的工作性能和服役壽命。

目前 Chiplet、3D-IC 等先進封裝技術仍處于發展階段，人工智能、高性能計算等市場需求將加速集成電路的發展，不斷牽引先進封裝向前發展突破。作為延續摩爾定律的關鍵路徑，先進封裝將擁有廣闊的市場前景。

審核編輯 黃宇