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自定義位寬輸入輸出截位模塊的靈活配置方案

pdh的FPGA ? 來源:pdh的FPGA ? 2024-04-25 11:36 ? 次閱讀

內容如標題。方便又簡單。可作為類似IP使用。

/**********************************************************當前版本修訂**********************************************************************
**  文件名稱:       round_truncation
**創建人/修改人:pdh
**  版本日期:       2024.4.24
**  版本號:         v1.0
**  版本功能描述:   本模塊實現可配置,輸入任意位寬,輸出任意位寬的截位操作,對標matlab round函數
**
*******************************************************************************************************************************************/


`timescale 1ns / 1ps
 
module round_truncation #
(
    parameter IN_WIDTH    = 22                      ,
    parameter TRUNC_WIDTH = 5                       ,
    parameter OUT_WIDTH   = IN_WIDTH-TRUNC_WIDTH    
)   
(   
    input                           i_clk           ,
    
    input           [IN_WIDTH-1:0]  i_full_data     ,
    input                           i_full_data_vld ,


    output  logic   [OUT_WIDTH-1:0] o_trunc_data    ,
    output  logic                   o_trunc_data_vld
);


/****************************************************************************/
/*  signal
/****************************************************************************/
logic   [IN_WIDTH-1:0]  round_data      ;
logic                   round_data_vld  ;


/****************************************************************************/
/*  process
/****************************************************************************/
always @(posedge i_clk)
begin
    if (i_full_data[IN_WIDTH-1] == 1'b0)                            // 正數,就加0.5,位寬大小以要截位的位寬大小
    begin
        round_data <= i_full_data + {{1'b0},{(TRUNC_WIDTH-1){1'b1}}};
    end
    else if (i_full_data[IN_WIDTH-1])                               // 負數,就減0.5,位寬大小以要截位的位寬大小
    begin
        round_data <= i_full_data + {{1'b1},{(TRUNC_WIDTH-1){1'b0}}};
    end
end


always @(posedge i_clk)
begin
    if (round_data[IN_WIDTH-1] == 1'b0 && round_data[IN_WIDTH-2])   
    begin
        o_trunc_data <= {{1'b0},{(OUT_WIDTH-1){1'b1}}};             // 如果正數溢出,就給正數最大值,7ff,位寬大小以要截位的位寬大小
    end
    else if (round_data[IN_WIDTH-1] && round_data[IN_WIDTH-2] == 1'b0)
    begin
        o_trunc_data <= {{1'b1},{(OUT_WIDTH-1){1'b0}}};             // 如果負數溢出,就給負數最大值,800,位寬大小以要截位的位寬大小
    end
    else 
    begin
        o_trunc_data <= round_data[(IN_WIDTH-1):TRUNC_WIDTH];       // 沒溢出,就直接給需要截位的值
    end
end


always @(posedge i_clk)
begin
    round_data_vld   <= i_full_data_vld;
    o_trunc_data_vld <= round_data_vld;
end


endmodule

審核編輯:黃飛

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原文標題:可配置任意輸入輸出位寬截位模塊

文章出處:【微信號:pdh的FPGA,微信公眾號:pdh的FPGA】歡迎添加關注!文章轉載請注明出處。

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