本文由半導(dǎo)體產(chǎn)業(yè)縱橫（ID：ICVIEWS）編譯自3dincites

2.5D IC 封裝面臨的制造挑戰(zhàn)有哪些？人工智能芯片的封裝就像是一個(gè)由不同尺寸和形狀的單個(gè)塊組成的拼圖，每一塊都對(duì)最終產(chǎn)品至關(guān)重要。這些器件通常集成到2.5D IC封裝中，旨在減少占用空間并最大限度地提高帶寬。

圖形處理單元 (GPU) 和多個(gè) 3D 高帶寬內(nèi)存 (HBM) 堆棧構(gòu)成了 AI 難題的主要部分。先進(jìn)的 IC 基板 (AICS) 為構(gòu)建 2.5D 封裝奠定了基礎(chǔ)。

在本文中，我們將重點(diǎn)關(guān)注該過(guò)程的先進(jìn)封裝方面，以及2.5D IC 封裝中面臨的制造挑戰(zhàn)。

但在討論這個(gè)問(wèn)題之前，我們先來(lái)談?wù)勈裁词侨斯ぶ悄堋?/p>

關(guān)于人工智能

眾所周知，人工智能只是一種新型的技術(shù)工具。它的作用與其他工具的作用相同：使用戶能夠更高效、更輕松地完成任務(wù)。以下是不同類型人工智能的列表，該列表恰好是使用生成式人工智能創(chuàng)建的。

人工智能（AI）：這是一個(gè)廣泛的術(shù)語(yǔ)，它是一種模擬人類智能的技術(shù)，使機(jī)器能夠像人一樣學(xué)習(xí)、思考和做出決策，從而能夠自主地執(zhí)行各種任務(wù)。

生成式人工智能（GAI）：生成式人工智能是一種可用于創(chuàng)建新的內(nèi)容和想法（包括對(duì)話、故事、圖像、視頻和音樂(lè)）的人工智能。人工智能技術(shù)試圖在圖像識(shí)別、自然語(yǔ)言處理（NLP）和翻譯等非傳統(tǒng)計(jì)算任務(wù)中模仿人類智能。

機(jī)器學(xué)習(xí) (ML)：是人工智能的一個(gè)分支，它使計(jì)算機(jī)能夠從訓(xùn)練數(shù)據(jù)中“自學(xué)習(xí)”并隨著時(shí)間的推移而改進(jìn)，而無(wú)需進(jìn)行顯式編程。機(jī)器學(xué)習(xí)算法能夠檢測(cè)數(shù)據(jù)模式并從中學(xué)習(xí)，以便做出自己的預(yù)測(cè)。簡(jiǎn)而言之，機(jī)器學(xué)習(xí)算法和模型通過(guò)經(jīng)驗(yàn)進(jìn)行學(xué)習(xí)。

深度學(xué)習(xí)：這是機(jī)器學(xué)習(xí)的一個(gè)子領(lǐng)域，它使用人工神經(jīng)網(wǎng)絡(luò)來(lái)模仿人腦的學(xué)習(xí)過(guò)程。它專注于神經(jīng)網(wǎng)絡(luò)來(lái)解決復(fù)雜的問(wèn)題。

上述每一種應(yīng)用都受益于或需要高性能計(jì)算能力。

現(xiàn)在我們已經(jīng)討論了人工智能，讓我們進(jìn)一步探討 2.5D 人工智能芯片的封裝挑戰(zhàn)。本文將重點(diǎn)討論與硅通孔 (TSV)、微凸塊和 AICS 相關(guān)的挑戰(zhàn)。

TSV 挑戰(zhàn)

TSV 是 2.5D 和 3D 封裝的制造和性能難題的關(guān)鍵部分。TSV具有極小的臨界尺寸、高縱橫比（HAR）和精細(xì)螺距，可實(shí)現(xiàn)大量輸入/輸出，并為HBM和硅插入器提供垂直電氣通路。

TSV工藝是密集的，需要幾個(gè)關(guān)鍵的工藝步驟，包括蝕刻，沉積，填充和化學(xué)機(jī)械平坦化（CMP）。隨著對(duì)更薄的硅芯片的需求，減少TSV尺寸，甚至在某些情況下，更高的縱橫比，控制精確的尺寸和深度，并發(fā)現(xiàn)越來(lái)越多的隱藏的缺陷，是保持高成品率的關(guān)鍵。

頂部和底部的關(guān)鍵尺寸（CD），側(cè)壁輪廓和深度都是TSV制造的重要工藝控制參數(shù)，因?yàn)樗鼈儠?huì)影響堆疊芯片之間的電性能。如果TSV蝕刻得不夠深，則即使兩個(gè)管芯被放置在彼此的頂部，它們也不會(huì)被連接。接下來(lái)，沉積具有良好均勻性和厚度控制的阻擋層/襯墊材料。電鍍銅填充TSV，其中測(cè)量覆蓋層厚度以及檢查銅填充的生長(zhǎng)缺陷和空隙至關(guān)重要。

至于晶圓的背面，晶圓的正面將暫時(shí)粘合到載體上，因此可以減薄背面以露出 TSV。細(xì)化過(guò)程很重要。必須測(cè)量和監(jiān)控蝕刻 TSV 的剩余硅以進(jìn)行研磨和毯式蝕刻，以確保均勻地露出 TSV 互連以堆疊芯片或整個(gè)晶圓。未能準(zhǔn)確測(cè)量和檢查背面可能會(huì)導(dǎo)致缺陷、變形、電阻和設(shè)備故障，最終導(dǎo)致廢品增加和產(chǎn)量下降。

有助于解決上述挑戰(zhàn)的工具包括用于高級(jí)OCD和HAR結(jié)構(gòu)的計(jì)量以及自動(dòng)化高速亞微米缺陷檢測(cè)和2D/3D計(jì)量系統(tǒng)。

微凸塊挑戰(zhàn)

除了 TSV 之外，微凸塊也是提供 AI 封裝內(nèi)不同組件之間互連的關(guān)鍵元素。除了連接 HBM 堆棧內(nèi)的各個(gè) DRAM 層和邏輯緩沖器芯片外，微凸塊還將 3D 內(nèi)存堆棧和 GPU 連接到中介層。較大的焊料凸塊還將中介層連接到先進(jìn)的 IC 基板 (AICS)。

與 TSV 非常相似，微凸塊技術(shù)繼續(xù)按比例縮小，降低高度、直徑和間距。預(yù)計(jì)會(huì)進(jìn)一步縮小，并最終需要使用直接銅-銅混合鍵合。這種收縮的主要缺點(diǎn)是保持凸塊電鍍的均勻性——無(wú)論是在芯片內(nèi)還是在整個(gè)晶圓上。這變得更具挑戰(zhàn)性。為了使芯片正確連接到下一個(gè)組件（無(wú)論是 DRAM、邏輯緩沖器芯片、中介層還是 IC 基板），這些凸塊需要具有相同的高度，以確保正確連接。

測(cè)量用于構(gòu)造凸塊的每個(gè)金屬膜的單獨(dú)厚度也很重要。金屬的選擇及其各自的厚度對(duì)于控制器件的性能和可靠性至關(guān)重要。

微凸塊的另一個(gè)潛在障礙與缺陷有關(guān)：殘留物、裂紋、空隙的存在，或者在更大程度上，微凸塊被損壞或移位。在極端情況下，這些缺陷會(huì)導(dǎo)致立即電氣短路或連接失敗。然而，其中一些缺陷的影響一開(kāi)始可能并不明顯，但會(huì)慢慢發(fā)展并影響設(shè)備的可靠性。

這些挑戰(zhàn)中的每一個(gè)如果沒(méi)有得到妥善解決，都將影響設(shè)備性能。使用皮秒超聲波技術(shù)的光聲計(jì)量工具可以測(cè)量單個(gè)金屬膜的厚度和最終的總凸塊高度。2D/3D 計(jì)量和檢測(cè)工具的組合可以測(cè)量凸塊直徑和凸塊高度，以及檢測(cè)缺陷，從而提供在線過(guò)程控制。

AICS 挑戰(zhàn)

隨著輸入/輸出 (I/O) 密度的增加，單個(gè)組件直接與印刷電路板配合的能力成為一個(gè)問(wèn)題。AICS 充當(dāng)軟件包各個(gè)組件之間的橋梁。為了連接上面的中介層以及與之相連的芯片，需要大量的重新分布層 (RDL)。隨著 RDL 層數(shù)的增加，重疊錯(cuò)誤的可能性也隨之增加。

說(shuō)到 RDL，每個(gè)互連線/空間 (L/S) 末端的大型焊盤連接到過(guò)孔。著陸墊明顯大于 RDL 的臨界尺寸。這有助于提高重疊容差。然而，這些大型著陸平臺(tái)限制了設(shè)計(jì)空間。隨著互連技術(shù)要求更精細(xì)的 L/S，這個(gè)問(wèn)題只會(huì)更加嚴(yán)重。這導(dǎo)致需要增加 RDL 層的數(shù)量，同時(shí)增加成本和潛在的良率損失。

為了緩解這種設(shè)計(jì)困境，需要更小的 RDL 著陸墊。如果改進(jìn)工藝覆蓋，則可以實(shí)現(xiàn)這一點(diǎn)。為了實(shí)現(xiàn)這一目標(biāo)，光刻系統(tǒng)必須分析并補(bǔ)償在整個(gè)構(gòu)建過(guò)程中覆銅層壓板 (CCL) 面板和電介質(zhì)重復(fù)熱循環(huán)引起的變形誤差。需要準(zhǔn)確的計(jì)量數(shù)據(jù)來(lái)生成最佳的對(duì)準(zhǔn)解決方案。然而，該數(shù)據(jù)通常在光刻工藝完成并測(cè)量過(guò)孔到 RDL 接合焊盤的覆蓋范圍后即可獲得。分析此重疊數(shù)據(jù)并將校正反饋回步進(jìn)器以補(bǔ)償未來(lái)面板的面板失真非常重要。

另一個(gè)值得關(guān)注的領(lǐng)域涉及 AICS 流程的獨(dú)特性。對(duì)于基于晶圓的器件，有源電路結(jié)構(gòu)僅發(fā)生在晶圓的一側(cè)。但對(duì)于AICS來(lái)說(shuō)，面板的正面和背面都會(huì)進(jìn)行處理。這顯著增加了因表面污染造成的缺陷而導(dǎo)致產(chǎn)量損失的風(fēng)險(xiǎn)。此外，AICS 每個(gè)面板的封裝相對(duì)較少。例如，510mm x 515mm AICS 面板只能容納 16 個(gè)封裝 (120mm x 120mm)，而扇出面板級(jí)封裝 (FOPLP) 則可容納超過(guò) 2,300 個(gè)封裝。換句話說(shuō)，AICS 上的一個(gè)有缺陷的封裝可能會(huì)導(dǎo)致 6.25% 的良率損失，而對(duì)于 FOPLP，一個(gè)有缺陷的封裝可能會(huì)導(dǎo)致 0.04% 的良率損失。隨著 AICS 封裝尺寸增加到 150mm x 150mm，良率挑戰(zhàn)變得更加嚴(yán)重：?jiǎn)蝹€(gè)有缺陷的封裝故障會(huì)導(dǎo)致 11% 的良率損失。

電鍍、干膜抗蝕劑和增層膜層壓不均勻性、RDL 線缺陷以及更細(xì)微的埋藏缺陷（例如層壓下氣泡和顆粒）都會(huì)導(dǎo)致良率損失。在每個(gè)關(guān)鍵步驟之后，通過(guò)計(jì)量測(cè)量和檢查進(jìn)行更嚴(yán)格的過(guò)程控制，提醒制造商潛在的過(guò)程偏差，以便立即采取糾正措施。AICS 制造是一個(gè)漫長(zhǎng)的過(guò)程，需要數(shù)周時(shí)間來(lái)處理面板的兩面。因此，實(shí)時(shí)跟蹤每一層的良率可以幫助減少處理有缺陷的基板所花費(fèi)的時(shí)間。

結(jié)論

先進(jìn)封裝只是人工智能難題的一小部分，但在這個(gè)超越摩爾時(shí)代，工藝的后端比以往任何時(shí)候都更加重要。在本文中，我們概述了人工智能設(shè)備先進(jìn)封裝面臨的幾個(gè)關(guān)鍵挑戰(zhàn)，從測(cè)量 CD 和識(shí)別與 TSV 和微凸塊相關(guān)的缺陷，到實(shí)時(shí)跟蹤 AICS 生產(chǎn)過(guò)程中的檢測(cè)封裝。隨著人工智能市場(chǎng)推動(dòng)當(dāng)前半導(dǎo)體行業(yè)的增長(zhǎng)，這里描述的解決方案將成為解決如何滿足快速增長(zhǎng)的人工智能封裝需求難題的關(guān)鍵部分。