DDR5標準JESD79-5文件中沒有明確的控制阻抗建議,DDR4時代基本內(nèi)存條上時鐘阻抗還是跟著芯片、主板走的70-80歐姆。線寬相對而言比較細。不知道你開始使用DDR5沒有，你有關(guān)注過DDR5內(nèi)存條上的時鐘走線嗎？

DDR5內(nèi)存條上Clock走線突然變粗了，阻抗只有50ohm。旁邊細線就是地址控制信號，在DDR4上，時鐘走線和地址信號粗細差不多，單根控制阻抗值也是差不多40歐姆的。

然而，我們看DDR5的平臺，以Intel EGS為例，差不多兩年前新出的DDR5要求，主板端Clock單根依舊是按照40歐姆，差分差不多75歐姆控制阻抗。

那為什么CPU、主板、甚至內(nèi)存插槽走勢按照75歐及以上的阻抗來控制，而內(nèi)存條要控制50歐姆呢？而且，內(nèi)存條本身就是一個很小的尺寸，空間夠緊張了，還有把線寬調(diào)到8-9mil來控制差分50的阻抗，你想過原因嗎？

這個問題也咨詢過內(nèi)存模組廠商，答復(fù)是按照高速傳輸線理論，DDR5信號電壓更低、速率更高，使用更低的特征阻抗在信號時延和串擾方面會表現(xiàn)更好。

我有點疑惑，信號時延主要是跟走線長度和板材介電常數(shù)關(guān)系大。阻抗會影響嗎？

下面一起來看看究竟是什么原因。

確認一下CPU的Package阻抗，通過TDR顯示，確實是75Ω左右。

再看看主板走線的阻抗，主板阻抗值73-75ohm。

內(nèi)存連接器呢？內(nèi)存連接器的阻抗值是90-100ohm，這是SMT的，沒有stub，連接器基本都是按照單根50歐姆來設(shè)計。

最后，看看內(nèi)存條上走線的阻抗，內(nèi)存條走線的阻抗值50-60ohm。

為什么要換軟件？大家知道，內(nèi)存條是多顆粒的，提取的S參數(shù)是一個多端口的，此時在ADS里面總是顯示不正常，可能我沒玩明白，但是Circuit看阻抗肯定是最優(yōu)選擇，那就不折騰了。

另外，我們還做了一個方案，假設(shè)內(nèi)存條還是按照DDR4時代控制阻抗，會是什么結(jié)果。

正常4-4.8Gbps的DDR5速率

①主板阻抗75ohm，內(nèi)存阻抗50ohm

②主板阻抗75ohm，內(nèi)存阻抗75ohm

③主板阻抗50ohm，內(nèi)存阻抗75ohm

④主板阻抗50ohm，內(nèi)存阻抗50ohm

也就是說，在速率比較低時，DDR5的Clock阻抗要求比較寬松。就算與主板不匹配，也沒有任何問題。

內(nèi)存速率提升到6.4Gbps

如果內(nèi)存阻抗使用與主板一致的75ohm，顆粒1的差分電壓降至329mV

同等條件下，將內(nèi)存阻抗降至50ohm，顆粒1和顆粒2電壓均能抬升60mV。

內(nèi)存速率提升到8.4Gbps

顆粒1的差分電壓降至333mV，比較臨界。

同等條件下，將內(nèi)存阻抗降至50ohm，同樣電壓有提升。

值得注意的是，對于UDIMM，這個設(shè)計是不適合8400速率的，這里只是借用這個走線驗證不同阻抗對電壓的影響。

UDIMM如此，那RDIMM呢，RDIMM的時鐘已經(jīng)跟CPU、主板端沒什么關(guān)系了，是由RCD芯片發(fā)出的。RCD出來后再經(jīng)過5顆顆粒。

末端顆粒CLK電壓只有252mV，顯然不滿足要求。

逐漸順次關(guān)閉顆粒的ODT

只開最后一個顆粒ODT

實際上在RDIMM上最后一個顆粒測試的max值也是800多mV，說明仿真設(shè)置是對的，后面按照這個配置來設(shè)置。

RDIMM內(nèi)存速率提升到6.4Gbps

電壓降至497mV

此時如果阻抗與主板控制一致，75Ω，電壓降至217mV

速率恢復(fù)以前，內(nèi)存阻抗與主板控制一致，75Ω

電壓值也完全恢復(fù)了。

那么，內(nèi)存阻抗與主板控制一致，75Ω，速率在4.8-5.6-6.4變化時對應(yīng)的電壓變化是什么樣呢？

內(nèi)存阻抗與主板控制不一致，50歐姆，速率在4.8-5.6-6.4變化時對應(yīng)的電壓變化是什么樣呢？

結(jié)果不言而喻！

因此，為了適應(yīng)DDR5更高速率，內(nèi)存的阻抗設(shè)計為50ohm，通過更低的阻抗來減少信號的衰減和失真。