一位客戶向我們提出了一個想法，希望我們設計一種解決方案，用于監(jiān)測無線通信信號的頻譜，以確保系統(tǒng)安全，即檢測頻譜中的意外活動。意外活動可以在任何頻率、任何時間、使用任何通信協議發(fā)生。考慮到當今的技術，這些要求意味著要以高分辨率監(jiān)測多個千兆赫的頻率范圍。盡管設置極具挑戰(zhàn)性，但這項工作與我們的目標不謀而合。

面臨的挑戰(zhàn)

作為概念驗證，客戶要求系統(tǒng)以低于50 kHz的分辨率持續(xù)監(jiān)控4.096 GHz帶寬。能夠以這種速度處理信號的硬件平臺并不多，即使是現代ASIC也面臨巨大挑戰(zhàn)。考慮到這一點，我們選擇了AMD的最新產品之一，即其Zynq UltraScale+ RFSoC器件。

解決方案

我們的團隊在一臺設備上安裝了完整的概念驗證系統(tǒng)--既有用于生成測試信號的信號發(fā)射器，也有用于計算頻譜的信號接收器。FFT大小必須很大，每個時鐘周期處理8個采樣點：131'072個點，分辨率為31.25kHz，滿足<50 kHz的分辨率要求。為此，需要進行大量優(yōu)化，以最大限度地減少FPGA資源：使用線性插值來減少LUT大小，利用函數對稱性來減少LUT大小，在多個位置之間共享LUT輸出等。時鐘頻率為512MHz，以處理GHz信號。BRAM和URAM的使用率非常高，這使得圍繞BRAM/URAM的時序閉合具有挑戰(zhàn)性。另一個挑戰(zhàn)是數據縮減。原始頻譜數據（+ 元數據）每個采樣64位，速度為4.096 GS/s（512MHz時鐘上的512位總線速度為262.144 Gbps）。由于任何CPU都無法處理如此大的數據量，客戶提供了一種算法來丟棄他們不需要的數據。

仙女座Andromeda XRU50核心板

仙女座Andromeda XRU50結構框圖

成果

在AMD Zynq UltraScale+ RFSoC器件上實現了4.096 GS/s復雜信號（相當于 8.192 GS/s 真實信號）監(jiān)測概念驗證，時鐘頻率為512MHz。系統(tǒng)包括單個器件上的發(fā)射器和接收器，這就要求對資源使用進行復雜的優(yōu)化。實現的信號監(jiān)測分辨率為31.25kHz，遠遠低于最初的要求。

瑞蘇盈科

Enclustra（瑞蘇盈科）是FPGA領域全球一流的公司， 2004年成立于瑞士并成為AMD官方合作伙伴，同時是Altera FPGA金牌方案商、Microchip官方方案商。提供FPGA核心板/開發(fā)板、FPGA IP核、全棧設計服務。目前有來自29個國家的員工在全球70+國家服務1600+客戶。其中不乏西門子、博世、羅氏、保時捷、ABB、舍弗勒、英飛凌等頂級企業(yè)。

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