編輯語(yǔ)

集成電路占用面積的不斷縮小，正在將性能限制，從晶體管本身轉(zhuǎn)移到晶體管之間的互連工藝。互連的電阻-電容延遲，隨著器件密度的增加而惡化，因?yàn)榛ミB路徑變長(zhǎng)，導(dǎo)線變窄，并且隨著新材料集成到電路中，需要更多類型的連接。這一綜述，通過(guò)關(guān)注材料的載流子平均自由程和內(nèi)聚能，回顧了開(kāi)發(fā)更好互連的策略。

摘 要

在芯片上集成更多器件的半導(dǎo)體技術(shù)，目前達(dá)到了器件單獨(dú)縮放，已經(jīng)不再是提高器件性能的有效方式。問(wèn)題在于連接晶體管的互連工藝，隨著尺寸按比例縮小以匹配晶體管尺寸，金屬的電阻率呈指數(shù)增加。

因此，總信號(hào)處理延遲，主要是來(lái)自互連的電阻-電容resistance-capacitance （RC）延遲，而不是來(lái)自晶體管開(kāi)關(guān)速度的延遲。這一技術(shù)瓶頸，需要探索替代材料和顛覆性器件結(jié)構(gòu)。

近日，韓國(guó)三星電子綜合技術(shù)院（Samsung Advanced Institute of Technology）Joon-Seok Kim，Jeehwan Kim，Sang Won Kim等，在Science上發(fā)表綜述文章，從材料和器件兩個(gè)方面，提出了互連技術(shù)中，RC電阻-電容延遲的提升策略。

Addressing interconnect challenges for enhanced computing performance.

解決互連難題，以增強(qiáng)計(jì)算性能。

互連電阻-電容resistance-capacitance ，RC延遲是器件性能的瓶頸。

圖1. 電阻率增加的原因。

圖2. DRAM架構(gòu)結(jié)構(gòu)變化的擴(kuò)展挑戰(zhàn)和進(jìn)展。

圖3. NAND閃存的擴(kuò)展挑戰(zhàn)。

圖4. 邏輯器件的互連縮放和結(jié)構(gòu)挑戰(zhàn)。

表2. 邏輯互連規(guī)范及其對(duì)技術(shù)節(jié)點(diǎn)的預(yù)測(cè)和要求。

研究進(jìn)展

晶體管柵極延遲，取決晶體管柵極氧化物電容和溝道載流子遷移率，而互連RC延遲，則取決于金屬線電阻和電容決定。據(jù)報(bào)道，互連RC延遲已超過(guò)約180-nm節(jié)點(diǎn)時(shí)代的晶體管柵極延遲，并具有65-nm節(jié)點(diǎn)時(shí)代所能達(dá)到工作頻率上限。物理縮放之外的有效器件縮放方案，即高k/金屬柵極的引入和溝道結(jié)構(gòu)的改變，增加了晶體管的密度，并提高晶體管的開(kāi)關(guān)速度，但也導(dǎo)致互連RC延遲呈指數(shù)增長(zhǎng)。隨著最近引入的垂直堆疊多個(gè)芯片策略，互連RC延遲，預(yù)計(jì)將以更快的速度增加，并對(duì)指數(shù)增長(zhǎng)的計(jì)算需求，造成更嚴(yán)重的瓶頸。

晶體管和存儲(chǔ)單元的橫向按比例縮小，迫使互連也按比例縮小到這樣的尺寸，其中導(dǎo)體的表面和晶界決定著電子散射，并導(dǎo)致電阻率的指數(shù)增加。未來(lái)互連的理想候選材料，應(yīng)具有較短的平均自由程，從而使散射表現(xiàn)出較小的縮放效應(yīng)，不需要襯層和勢(shì)壘層，并且具有表面態(tài)主導(dǎo)的導(dǎo)電性。就存儲(chǔ)器和邏輯器件的結(jié)構(gòu)變化而言，由于朝著垂直集成結(jié)構(gòu)的發(fā)展，以使面密度最大化，制造變得更具挑戰(zhàn)性。未來(lái)互連材料的研究，還應(yīng)考慮兼容于最近開(kāi)發(fā)的制造工藝。

在這篇綜述中，討論了當(dāng)前互連技術(shù)的材料和器件挑戰(zhàn)，并討論了學(xué)術(shù)界和工業(yè)界未來(lái)研究的潛在方向。介紹了用于確定互連應(yīng)用的合適材料，并評(píng)估其基本特性的方法，介紹了各種半導(dǎo)體器件中提出的結(jié)構(gòu)進(jìn)步，并建議基于器件功能和制造工藝的材料。最后，對(duì)半導(dǎo)體三維集成日益增長(zhǎng)的重要性，提出了前瞻性的展望。

展望未來(lái)

用于互連的互補(bǔ)金屬氧化物半導(dǎo)體complementary metal-oxide semiconductor （CMOS）兼容導(dǎo)電材料的研究，業(yè)界通常是去優(yōu)先化的，主要重點(diǎn)是提高半導(dǎo)體性能和增強(qiáng)高k電介質(zhì)。這已經(jīng)導(dǎo)致互連材料開(kāi)發(fā)受挫，并且相比于半導(dǎo)體技術(shù)的其他方面，也受到較少的關(guān)注。在學(xué)術(shù)研究中，互連研究，通常強(qiáng)調(diào)選擇材料特性，而沒(méi)有全面考慮在實(shí)際器件架構(gòu)中的適用性。為了解決這一關(guān)鍵差距，需要一種系統(tǒng)和協(xié)作的研究方法，建立一個(gè)強(qiáng)大的平臺(tái)，用于發(fā)現(xiàn)、合成、表征和實(shí)際驗(yàn)證與下一代半導(dǎo)體技術(shù)兼容的互連材料。學(xué)術(shù)界和工業(yè)界之間這種共同努力，將促進(jìn)互連解決方案的可行性開(kāi)發(fā)，這些解決方案不僅在理論上很有前景，而且在功能與新興電子設(shè)備的苛刻性能和集成要求兼容。

文獻(xiàn)鏈接

Joon-Seok Kim et al. ， Addressing interconnect challenges for enhanced computing performance. Science 386， eadk 6189 （2024）。

DOI:10.1126/science.adk6189

https://www.science.org/doi/10.1126/science.adk6189

本文譯自Science。