前言

現在的高速設計中我們不能只去單獨的分析信號完整性，電源完整性或者是EMC， 而是要整體分析，才能保證設計的成功。

背景問題：當某層上的信號跨過相鄰參考平面的分割區域時，討論信號完整性總是會引起爭論。有人說信號不應該跨分割，因為這將會增加串擾，并且很有可能過不了EMC，有人說如果小心設計層疊結構和電源/地平面上分割縫隙的寬度，應該不會有問題…那么應該是什么樣的呢？當然最好的回答就是“it depends！”，本文就來討論一下信號通過分割平面時的情況。

首先看一個典型的四層PCB層疊結構，總厚度是62mil，表層為信號層，內層為平面層，走線規則7/8mil，差分阻抗100ohm，單端阻抗56ohm。

圖1

在現代電子產品設計中，一個產品存在多種電源軌是很正常的，這意味著在一個四層板中，電源平面肯定會被分割，因此布線的時候存在的跨分割也就不可避免。

假設有一對表層的傳輸線跨過相鄰層50mil寬的縫隙，如圖所示為微帶線在通過縫隙前后的橫截面，從表層到參考電源層的介質厚度H1。由于縫隙處沒有相鄰的電源參考平面，下一個參考平面是地，與底層相鄰，因此，縫隙處的介質厚度等于H1加上1oz厚的電源層，再加下一個介質層H2.如果電源層的厚度是1.2mil，那么間隙部分總的介質就是51.2mil。

該拓撲的一階近似是具有兩種不同阻抗的三段傳輸線段的組合。第一段和最后一段都是100ohm的差分阻抗和56ohm的單端阻抗，而縫隙部分的傳輸線的差分阻抗為134ohm，單端阻抗為103ohm，其阻抗比其他部分高，所以信號在這里是發生正反射。反射的高度和寬度是對應信號上升時間和縫隙幾何形狀的函數。上升時間越快，縫隙越寬，造成較的反射越大。圖3為仿真結果：

圖2

第一段和第三段傳輸線都是用的TLines-LineType的2D模型進行仿真求解（ADS），縫隙處的傳輸線采用的是3D電磁場求解器（Momentum或者EMPro）仿真獲得，目的是為了得到信號通過時的電磁場效應，介質都是一樣的。將S參數提取出來并用于原理圖中。

拓撲的總長度為2.65inch，第一段傳輸線的長度L1為500mil，第三段傳輸線的長度L1為2inch，3D部分被分成三個50mil，以方便調整縫寬，并確保總長度保持不變。

兩個縫隙寬度用來比較縫隙大小的影響。電源平面之間有50mil的縫隙是常見的，這里用作最壞的情況。5mil縫隙是最佳的情況，這也是傳輸線到焊盤的典型最小值。

圖3

從port1端加入差分激勵源，差分阻抗的比較如圖4所示，為了方便查看2端口阻抗，使用巴倫轉換器，將4端口轉換成2端口。紅色的是50mil gap的結果，與5mil gap的結果（藍色）相比有著較高的阻抗不連續性。這是因為發射脈沖的高度是由上升時間和間隙寬度共同決定的，由于上升時間在空間長度上要比間隙寬度小，僅改變上升時間達不到阻抗不連續的最大值。下面通過仿真來證明。

圖4

從port2端加入激勵源，縫隙為50mil，與從port1端輸入信號比較，如下圖。由于gap之前有2.05inch的延遲，再加上傳輸線的損耗，信號邊沿會較慢。正如預期的一樣，反射的幅度的確較低。

圖5

下面是對單端情況的分析，如圖所示，紅色曲線是gap為50mil，藍色為5 mil，黑色為沒有gap的情況。信號上升時間是20ps，同沒有gap的情況相比，gap為50mil時的反射電壓最高，此時傳輸信號的上升時間衰減，使傳輸線延遲略微增加。

三種情況都可以看到典型的近端串擾和遠端串擾曲線變化。通過縫隙時，傳輸線間的緊耦合，使得較高的反射表現為較大的近端串擾。

圖6

在50mil gap時近端串擾脈沖明顯的增大，但是遠端串擾卻僅僅增大了一點點。與近端串擾電壓不同，遠端串擾電壓的峰值隨耦合長度而變化。在一定的時間延遲（TD）時，它的振幅在攻擊線信號上升時間的50％左右時達到峰值。

同樣的方式，攻擊線的信號與遠端串擾電壓會耦合到受害線上，遠端串擾和噪聲又耦合回到攻擊線，從而影響了上升時間。攻擊線在遠端的波形是遠端串擾電壓與原始信號電壓的疊加，這時信號沒有串擾。由于遠端距離源端2.65inch，此時遠端串擾已接近飽和。如果減少最后一段傳輸線的長度到100mil，如圖7，更容易理解gap對遠端串擾的影響。

紅色曲線是輸入信號（V7），上升時間是20ps，藍綠色曲線（V8）是傳輸信號到遠端時的波形，亮藍色（V5）是近端串擾，亮綠色（V6）是遠端串擾，墨綠色（V15）是傳輸信號在經過TL44之后，結點V13的攻擊信號。因為縫隙部的特性阻抗較高，在經過縫隙這段傳輸線上可以看到由反射增加引起的過沖。

橘色波形（V13）顯示出遠端負串擾脈沖，同V15端攻擊線信號上升沿一致。近端串擾也同V15處的正反射一致。由于攻擊信號在通過縫隙時會有延遲時，反射的額外電壓擺幅增加了遠端串擾脈沖的幅度，并且其反轉形狀反映了反射脈沖的形狀，如墨綠色的波形（V14），然后遠端串擾脈沖耦合回攻擊信號并使上升時間衰減，直到離開耦合部分，如品紅色曲線（V16）。

當攻擊信號通過最后一段傳輸線TL45后，遠端串擾脈沖幅度與線長成正比。因為最后一段傳輸線只有100mil，所以這里并未達到最大值。

本文的問題是：當信號通過分割平面時，傳輸信號會由于阻抗不連續引起正反射，反射的時間等于通過縫隙的時間，這就增加了信號的幅度及遠端串擾脈沖的幅度，從而使傳輸信號上升時間變慢，與遠端串擾的脈沖波形成比例。

圖7

將分割平面和分割邊緣處的多種回流一起考慮，此時產生了一個有效的槽型天線，并向外輻射噪聲。為滿足EMI FCC的B級輻射要求（3米場），輻射噪聲在30-80MHz時，必須小于100mV/m，在216MHz-1GHz時小于200mV/m，在這些低電壓下，EMC的失敗不需要太多的電流。

微帶線在通過分割平面時，由于回流路徑不連續，又沒有覆蓋層，因此噪聲會輻射到自由空間。可以想象能夠通過3D仿真軟件看到相鄰參考平面上縫隙處返回電流的情況。

圖8比較了單端信號在相鄰參考平面上的返回電流密度，左邊為一個4GHz正弦波通過50mil的縫隙，右邊是5mil的縫隙。之所以選擇4GHz信號，因為它是典型4層PCIe板上8 Gbps PCIe Gen 3的Nyquist頻率。將驅動信號從端口1傳到端口2，端口3、4上都做好端接，可以清楚的看到參考平面上返回電流密度在分割處的分布情況。

注意受害線在縫隙邊緣處的電流密度略有增加。這表明相鄰線上的返回電流造成了前邊討論的額外的遠端串擾電壓。僅從這個圖中來看的話，單端線跨分割并不是一個好的方法。

圖8

圖9是4GHz的差分信號分別通過50mil（左）和5mil（右）縫隙時在參考平面上的返回電流密度。可以看出，兩個差分對之間最大的電流密度集中在分割邊緣處，只有一小部分沿著縫隙傳出去了。

圖9

將單端信號從端口1輸入到端口2，其他端口做好端接，圖10顯示了平面層L2和L3上電流的方向。可以看到當電流方向是從端口2到端口1時，L2上的返回電流在到達縫隙的遠端時（端口1側）被分成左右兩部分。

同時也可以看到L3上有兩個反向旋轉電流，基本上都集中在間隙的左右兩半部分，它們是由于沿著L2上縫隙邊緣的反向旋轉電流將EM能量注入到平面腔中引起的。注意L2和L3上的旋轉電流方向是相反的。

圖10

但是當在兩根傳輸線上輸入差分信號時，如圖11，可以看到電流在縫隙邊沿上的方向是相同的。同時也要注意旋轉電流在L3上是一個方向的，集中在差分對和縫隙之間的部分。

問題是即使在兩根傳輸線上輸入差分信號，也會有電流流到間隙邊緣處，從而將噪聲引入平面腔，也會輻射到自由空間去，造成EMI。

圖11

前邊分析的差分對的例子采用的是對內完全匹配，但是實際中這種情況很少存在，像布線不等長、玻纖效應、連接器引腳長度不同或者是換層時差分過孔的不對稱，這些問題都會引起對內延遲差。當這些情況發生時，一些差模信號會轉化成為共模信號，如圖12，轉化程度取決于對內延遲差。在理想差分對中，Vdiff是P/N信號之前的電壓差。如果它們的相位差是180度，差模電壓會翻倍，并且不存在共模電壓。

在有偏移（skew）的時候，差分對的相位差就不是180度了，考慮到偏移的話，差分信號會變形，并且會產生共模電壓（Vcom）。共模電壓的幅度和形狀與相位偏移是成比例的。如果P和N的相位相同，這時沒有差模電壓，全部是共模電壓。

共模電壓也需要回流路徑，如果路徑被中斷了，它的返回電流就會像單端返回電流一樣通過分割平面。

圖12

根據一些PCIe布線規范，最差的偏移是0.21UI（一個UI是一個比特位的時間）。在PCIe Gen3 8Gbps時，0.21UI的偏移是26.3ps。

將通過50mil間隙的情況等效為對內相移，并同理想情況的對比結果如圖13.如所期望的一樣，共模電壓通過分割平面，共模返回電流跟單端線通過分割平面時（圖8）的情況類似。唯一的區別是沒有100%的共模電流，因此也會存在差模返回電流。

圖13

最后要解決的問題是，如果在相鄰的地層和分割電源層之間有一層非常薄的介質層，那么它將作為通過分割層時更好的返回路徑。從邏輯上講，這從信號完整性的角度來看是有意義的，因為傳輸線的阻抗隨傳輸線和分割參考平面之間的電介質厚度增加而減小。

前邊的例子我們假設的是四層板，62mil厚。這幾乎決定了疊層的內層介質的厚度。為了將參考平面移至接近電源平面的縫隙，這就需要PCB層數需要增加到最少6層，以保持層疊的對稱性及總厚度。

如果減小gap下邊的介質厚度，重新仿真5mil gap，單端的情況，結果見圖14。這層薄的介質層設為2mil，是電源平面去耦埋容芯板的常見厚度。再加上5milH1的厚度，和1.2mil厚的電源平面L2，如圖1，間隙下方總的介質厚度為8.2mil。

左邊的圖可以看到大部分的返回電流被轉移到參考平面L2縫隙的周圍，右圖中可以看到信號通過縫隙時，大部分返回電流流向傳輸線下方的參考平面L3， 但仍有一些電流會在L2的縫隙附近，因此也會輻射出去一部分噪聲。

圖14

從信號完整性的角度看，反射信號及近端串擾噪聲基本上減少了一半，如圖15，傳輸信號的上升時間有較少的衰減，而且遠端串擾也得到了提升。

圖15

再回到主題，到底哪種說法是正確的？二者都不全對，本文中討論了微帶線通過分割平面的幾種情況。從信號完整性的角度看，在一定條件下，微帶線通過分割平面是沒問題的。例如上邊的仿真，只要分割平面的間隙減小到5mil，并且在相鄰平面層之間加一層薄的介質層時，串擾沒有明顯的增加。根據實際的噪聲容限，這個可能不會有影響。

但就通過EMC來說，還是有更多的風險和疑慮。但是不會存在一部分返回電流永遠不流向參考平面縫隙的邊緣的情況，因此仍然存在EMI的風險。因為實際設計中有很多相關性影響最終性能，所以很難有一個通用的規則在這里適用，在其他任何情況下也適用。

一般情況下微帶線應避免跨分割，當根據實際layout和板子的層疊結構不能做更詳細的分析時，或許可以尋找其他可減輕噪聲輻射的方法，比如增加額外的外部屏蔽。

最后本文強調的是對于現在的高速設計，我們不能僅通過信號完整性、電源完整或EMC中的一個來限制自己的思維，必須要三者同時考慮。如果僅考慮信號完整性而不考慮EMC的話，我們可能會下錯誤的結論，最后產品可能會因為EMC兼容測試而失敗。