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RGMII接口及其時(shí)序規(guī)范

FPGA設(shè)計(jì)論壇 ? 來(lái)源:FPGA設(shè)計(jì)論壇 ? 2024-12-30 09:55 ? 次閱讀
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1 接口定義

RGMII 由 GMII (Gigabit Media Independent Interface) 簡(jiǎn)化演變而來(lái),意為 Reduced GMII,是常見(jiàn)的以太網(wǎng) MAC 和 PHY 之間的通信接口,優(yōu)點(diǎn)是比 GMII 減少了近一半的管腳,節(jié)約設(shè)計(jì)成本。

RGMII 支持 10/100/1000Mbps 三種通信速率,接口定義如下:

a348afa0-c364-11ef-9310-92fbcf53809c.png

在 10/100Mbps 模式下,TXD[3:0] 和 RXD[3:0] 采用單邊沿傳輸方式。在 1000Mbps 模式下,TXD[3:0] 和 RXD[3:0] 采用雙邊沿傳輸方式。對(duì)于發(fā)送通道,TXC 上升沿傳輸 TXD[3:0] 和 TXEN;TXC 下降沿傳輸 TXD[7:4] 和 TXERR(即 TX_EN xor TX_ER)。

a35c31f6-c364-11ef-9310-92fbcf53809c.png

對(duì)于接收通道,RXC 上升沿傳輸 RXD[3:0] 和 RX_DV;RXC 下降沿傳輸 RXD[7:4] 和 RXERR(即 RX_DV xor RX_ER)。

a3800f5e-c364-11ef-9310-92fbcf53809c.png

2 時(shí)序規(guī)范

a38dce8c-c364-11ef-9310-92fbcf53809c.png

RGMII 接口時(shí)序在時(shí)鐘和數(shù)據(jù)邊沿對(duì)齊的條件下進(jìn)行規(guī)范。在 Transmitter 端,時(shí)鐘邊沿與數(shù)據(jù)邊沿的偏差為 ±500ps,建立/保持時(shí)間不少于1.2ns;在 Receiver 端,時(shí)鐘邊沿對(duì)數(shù)據(jù)邊沿的延遲介于 1.0 ~ 2.6ns 之間(典型值為 1.8ns),建立/保持時(shí)間則不少于 1.0ns.

在 1000Mbps 模式下,時(shí)鐘周期為 8±0.8 ns,占空比為 50±5%,上升/下降時(shí)間(20-80% 電壓)不超過(guò) 0.75ns.

2.1 Original RGMII

a3abbdc0-c364-11ef-9310-92fbcf53809c.png

在 RGMII v2.0 之前的規(guī)范中,Receiver 端時(shí)鐘延遲由 PCB 布線(xiàn)實(shí)現(xiàn),附加延遲值大于 1.5 ns 且小于 2.0 ns,稱(chēng)為 Original RGMII.

2.2 RGMII-ID

a3c36fd8-c364-11ef-9310-92fbcf53809c.png

在 RGMII v2.0 中,Receiver 端時(shí)鐘延遲可以由 Transmitter 端設(shè)備實(shí)現(xiàn),稱(chēng)為 RGMII-ID(Internal Delay,意為內(nèi)部延遲)。帶有內(nèi)部延遲功能的設(shè)備仍需遵守 RGMII Timing Specifics.

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原文標(biāo)題:【以太網(wǎng)通信】RGMII 接口及其時(shí)序規(guī)范

文章出處:【微信號(hào):gh_9d70b445f494,微信公眾號(hào):FPGA設(shè)計(jì)論壇】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

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