在電子元件領(lǐng)域，上拉電阻與下拉電阻并非獨(dú)立的物理實(shí)體，而是依據(jù)電阻在不同電路場(chǎng)景中的功能定義。它們的本質(zhì)仍是普通電阻，但在電路設(shè)計(jì)中扮演著關(guān)鍵角色。

上拉電阻和下拉電阻

上拉電阻和下拉電阻常用于偏置數(shù)字門(mén)的輸入，用以防止它們?cè)跊](méi)有輸入時(shí)隨機(jī)浮動(dòng)。當(dāng)你使用它們時(shí)，你會(huì)得到一個(gè)穩(wěn)定的“高”或“低”狀態(tài)。相反，如果沒(méi)有發(fā)生這種情況，則引腳上沒(méi)有連接，程序讀取高阻抗的“浮動(dòng)”狀態(tài)。上拉電阻：通過(guò)電阻將不確定的信號(hào)連接到VCC電源，并將其固定在高電平。功能：向上拉動(dòng)將電流注入器件；灌電流；當(dāng)帶有上拉電阻器的IO端口設(shè)置為輸入狀態(tài)時(shí)，其正常狀態(tài)為高電平。下拉電阻：通過(guò)電阻將某個(gè)信號(hào)線連接到固定的低電平GND，以將其空閑狀態(tài)保持在低電平。功能：下拉是從器件輸出電源；拉電流。當(dāng)帶有下拉電阻的IO端口設(shè)置為輸入狀態(tài)時(shí)，其正常狀態(tài)為低，如下圖。

上拉電阻和下拉電阻二者共同的作用是：避免電壓的“懸浮”，造成電路的不穩(wěn)定。

如下圖所示，R1為上拉電阻，R2為下拉電阻。當(dāng)R1的電阻在數(shù)百K時(shí)，它可以向信號(hào)線提供非常小的負(fù)載電流，負(fù)載電容器的充電相對(duì)較慢。在這一點(diǎn)上，電阻被稱(chēng)為弱上拉。

同樣，如果下拉電阻很大，下拉速度相對(duì)較慢，此時(shí)的電阻稱(chēng)為弱下拉。如果上拉和下拉電平可以為芯片提供大電流，則此時(shí)的電阻稱(chēng)為強(qiáng)上拉或強(qiáng)下拉。

上拉電阻的作用

1. 提高輸出的高電平：當(dāng)TTL電路驅(qū)動(dòng)COMS電路時(shí)，當(dāng)TTL電路的輸出電平低于COMS電路的最低高電平（通常為3.5V）時(shí)，必須在TTL的輸出端連接上拉電阻，以提高輸出值的輸出電平。2. OC（集電極開(kāi)路，TTL）門(mén)電路必須加上拉電阻，才能使用，因?yàn)楣茏記](méi)有電源就不能輸出高電平。3. 為了提高輸出引腳的驅(qū)動(dòng)能力，一些MCU通常在引腳上使用上拉電阻。4. 在COMS芯片上，為了避免靜電造成的損壞，不用的管腳不能懸空，通常，連接上拉電阻以降低輸入阻抗并提供放電路徑。同時(shí)，當(dāng)引腳懸空時(shí)，相對(duì)容易接受外部電磁干擾（MOS器件具有高輸入阻抗，非常容易受到外部干擾）。5. 芯片的管腳加上拉電阻來(lái)提高輸出電平，從而提高芯片輸入信號(hào)的噪聲容限增強(qiáng)抗干擾能力。6. 提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。7. 長(zhǎng)線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效抑制反射波干擾。

上拉電阻和下拉電阻在OC/OD門(mén)的應(yīng)用

所謂OC門(mén)就是Open Collector，集電極開(kāi)路，如下圖所示：

所謂OD門(mén)就是Open Drain，漏極開(kāi)路，如下圖所示：

因此，OC門(mén)是針對(duì)三極管來(lái)設(shè)計(jì)的，而OD門(mén)是為MOS管設(shè)計(jì)的。從OC門(mén)和OD電路可以看出，如果輸入電平為H，則輸出電平為L(zhǎng)。如果輸入電平為L(zhǎng)，則輸出電平處于不穩(wěn)定狀態(tài)，即處于易受外部干擾影響的高阻抗?fàn)顟B(tài)。OC門(mén)和OD門(mén)不具備輸出高電平的能力。此時(shí)，如果在集電極或漏極上增加上拉電阻，如下圖所示：

如果輸入處于高電平，則輸出保持低電平；如果輸出低，則輸出電平為VCC。此時(shí)，OC門(mén)和OD門(mén)具有輸出高電平和低電平的功能，這些電平被固定的鉗位到VCC或GND。上拉電阻阻值選擇原則：1. 從節(jié)約功耗及芯片的灌電流能力考慮，電阻應(yīng)當(dāng)足夠大；電阻大，電流小。2. 從確保足夠的驅(qū)動(dòng)電流考慮，電阻應(yīng)當(dāng)足夠小；電阻小，電流大。3. 對(duì)于高速電路，過(guò)大的上拉電阻可能邊沿變平緩。綜合考慮以上三點(diǎn)，通常在1k到10k之間選取。對(duì)下拉電阻也有類(lèi)似道理。4. 低功耗狀態(tài)上拉下拉使用注意；帶上拉或者下拉的IO口，在低功耗狀態(tài)，或者配置使用的常態(tài)時(shí)，應(yīng)根據(jù)IO口的狀態(tài)進(jìn)行相關(guān)的設(shè)置。如果IO端口處理不當(dāng)，功耗就會(huì)被偷偷竊取。通常，IO內(nèi)部或外部都有上拉和下拉電阻。例如，如果IO端口有一個(gè)10KΩ的上拉電阻，將引腳拉到3.3V，但當(dāng)MCU切換到低功耗模式時(shí)，該IO端口被設(shè)置為低電平。根據(jù)歐姆定律，該引腳消耗3.3V÷10K=0.33mA電流。如果有四個(gè)或五個(gè)這樣的IO端口，則會(huì)損失幾毫安。因此，在實(shí)現(xiàn)低功耗之前，有必要逐一檢查每個(gè)IO端口的狀態(tài)：? 如果此IO口帶上拉，請(qǐng)?jiān)O(shè)置為高電平輸出或者高阻態(tài)輸入；? 如果此IO口帶下拉，請(qǐng)?jiān)O(shè)置為低電平輸出或者高阻態(tài)輸入；? 總而言之，不要把電流浪費(fèi)在產(chǎn)生熱量的功能上。IO口上拉與下拉電平與IC間的連接造成的相應(yīng)功耗的損失。IO端口上下拉電阻的功耗相對(duì)明顯。不太明顯的因素：IO端口連接到外部IC時(shí)的功耗。如果IO端口具有內(nèi)置上拉，但連接到IO的IC引腳具有內(nèi)置下拉，則無(wú)論該引腳的輸出電平如何，都不可避免地會(huì)產(chǎn)生一定量的功耗。所以，如果你遇到這樣的情況，第一步是閱讀外圍IC的手冊(cè)，確定這個(gè)引腳的狀態(tài)并有一個(gè)清晰的認(rèn)識(shí)；在使MCU進(jìn)入睡眠狀態(tài)之前，請(qǐng)?jiān)O(shè)置MCU IO端口的上/下模式和I/O狀態(tài)，以確保不消耗電源。

上拉電阻和下拉電阻的選型

1. 從功耗消耗的角度

上拉電阻連接到電源，下拉電阻連接到GND。在選擇電阻時(shí)，有必要考慮電阻本身造成的損耗。例如，在按鈕電路中，10K的電阻可以滿足條件，20K的電阻也可以滿足條件。然而，當(dāng)電阻設(shè)置為20k時(shí)，電阻消耗的能量較低。在需要待機(jī)的電路中，有必要嚴(yán)格控制上拉和下拉電阻的值。

2. 從驅(qū)動(dòng)能力的角度

驅(qū)動(dòng)能力的大小和提供的電流有關(guān)系。例如，在OC和OD門(mén)電路中，如果上拉電阻太大，當(dāng)輸出為高時(shí)，它將無(wú)法為下一級(jí)提供大電流。

3. 從信號(hào)速率的角度

在I2C的總線上需要增加上拉電阻，如果上拉電阻太大，則會(huì)減慢信號(hào)從低電平轉(zhuǎn)換到高電平的時(shí)間，減慢上升沿并影響信號(hào)上升速率。

總結(jié)

根據(jù)上文，對(duì)于上拉電阻，需要使用至少比輸入引腳阻抗值小十倍的電阻器。對(duì)于工作電壓為5V的邏輯器件，典型的上拉電阻值應(yīng)在1~5kΩ之間。另一方面，開(kāi)關(guān)和電阻傳感器的典型上拉電阻值應(yīng)在1~10kΩ之間。對(duì)于下拉電阻器，其電阻應(yīng)始終大于邏輯電路的阻抗。否則，過(guò)大的電流將導(dǎo)致電壓下降太多，引腳上的輸入電壓將保持在恒定的邏輯低值（無(wú)論開(kāi)關(guān)是打開(kāi)還是關(guān)閉）。