自2018年首屆創芯大賽舉辦以來，新思科技作為創始合作方，始終堅守初心，深度參與其中，持續為中國集成電路產業的蓬勃發展添磚加瓦，積極挖掘并培育新生代人才。

新思科技始終致力于加速萬物智能時代的進程，是值得信賴的行業先鋒，為全球創新提供從芯片到系統的全面設計解決方案，業務范圍覆蓋電子設計自動化 (EDA)、半導體 IP 以及系統和芯片驗證等領域。

當下，汽車電子和人工智能技術飛速發展，為培養高質量人才，推動芯片領域創新發展，新思科技在第八屆創芯大賽中量身定制了兩道針對性賽題，鼓勵學生踴躍參與，通過實踐培養契合行業需求的跨界人才。

獎項設置

一等獎2隊，每道賽題各1隊，每隊獎金1萬元

二等獎6隊，每道賽題各3隊，每隊獎金0.5萬元

*擬邀請優秀獲獎者參加新思科技開發者大會，最終方案以企業官宣為準

*參賽者可優先獲得新思科技實習生崗位機會，簡歷發送至郵箱[email protected]

競賽時間

初賽報名截止日期：2025年6月15日

賽題一命題專家介紹

周磊

汽車電子芯片驗證平臺專家

新思科技

擁有19年數字IC設計、驗證經驗。現任職于新思科技，負責功能安全驗證產品相關工作。

張志祥

汽車電子芯片驗證平臺專家

新思科技

9年數字驗證經驗, 現任職于新思科技, 負責功能安全驗證產品相關工作。

新思科技企業命題賽題一

汽車電子功能安全性要求下的總線互連組件設計

近年來，智能汽車和自動駕駛技術快速發展，帶動了汽車芯片市場的熱潮。一輛普通燃油車可能搭載數十顆芯片來完成各種控制、監測和計算，而高端燃油車的芯片數量甚至超過百顆。隨著中國“碳中和” 目標的推進，新能源汽車的普及率要求在2035年達到30%。相比燃油車，新能源汽車對芯片的需求更為旺盛，所使用的芯片數量將成倍增長。這一趨勢吸引了大量新興芯片設計公司入局，同時，傳統車企與造車新勢力也積極投入，力求自研汽車芯片。

然而，汽車與芯片交叉領域的人才極為稀缺，尤其是掌握功能安全的專業人才。這一短板使得大多數汽車芯片企業在滿足車規要求方面面臨巨大挑戰。要獲得車企認可，汽車芯片需通過嚴格的車規認證，如 AEC-Q100 和 ISO 26262 等標準，它們覆蓋了車輛功能安全的各個環節。

針對這一行業痛點，新思科技特別設計了本次賽題，旨在吸引更多學生參與汽車芯片的功能安全設計。從概念構思到編碼實現，從功能開發到安全驗證，參賽者將深入體驗符合車規要求的完整芯片設計流程，培養對汽車功能安全的初步理解和思考，為行業輸送緊缺人才。

命題描述及要求

1. 參與學員要求

●熟練掌握Verilog語言，具備獨立閱讀與編寫RTL設計代碼的能力。

●具備扎實的數字電路設計基礎，能夠進行電路的基本分析與設計。

2. 輸入與輸出

●輸入：

賽題提供的總線互連模塊設計規范文檔。

一個基礎功能測試要求文檔。

●輸出：

參賽者在參賽周期內完成對設計規范文檔的分析，并設計出符合規范的總線互連模塊。

完成安全機制的分析、設計文檔，及RTL代碼編寫。

開發測試環境及用例以測試模塊的功能正確性。

開發注錯仿真環境及用例以測試并統計模塊對錯誤的診斷覆蓋率。

提交工程目錄結構說明，標注出各產出物的路徑及列表。

3.參賽者將接受新思科技專家提供的基礎理論培訓，以深入理解功能安全性的基本概念，包括失效模型、安全機制及注錯仿真的基本原理。

4.基于總線互連模塊的設計，參賽者需提煉出失效模型，并撰寫失效模型描述文檔。隨后，根據失效模型定義電路的失效范圍、類型，并規劃相應的安全機制，完成注錯仿真計劃文檔。

5.參賽者將實現計劃文檔中規劃的安全機制電路，確保對數據路由模塊的各類失效模型進行全面的覆蓋、探測或自動糾正錯誤。此外，參賽者需根據注錯仿真計劃文檔中的電路失效范圍及類型，完成注錯仿真測試用例的編寫，并提交仿真測試結果。

評審得分點

1. 模塊基礎功能實現（總分30分）

●完成模塊設計文檔補充，清晰描述實現思路（10分）

●完成RTL編碼，并通過testbench測試結果表明設計規范中的各個feature支持情況。（20分）

2. 安全性理論分析及文檔（總分20分）

●對設計中memory和寄存器可能的失效點進行分析，列舉可能出現的失效情況，產生的后果，并提出對應安全機制，描述最終保護結果。（10分）

●對數字邏輯進行可能的失效分析，列舉可能出現的失效情況，產生的后果，并提出對應安全機制，描述最終保護結果。（10分）

*例：B模塊A邏輯可能出現短路到低電平的錯誤，導致輸出數據不正確。采用XXX的安全機制進行保護，能將錯誤數據糾正，保證輸出是正確的數據。

3. 安全機制實現：功能越完善，保護范圍越大，得分越高。自動糾錯型設計比探測性設計得分更高（總分30）

●完成memory和寄存器保護，對可能失效進行探測或者糾錯。探測型安全機制（奇偶校驗等）最高60%分數；糾錯型安全機制（ECC等）最高100%分數。（10分）

●完成數字邏輯保護，對可能失效進行探測或者糾錯。探測型安全機制（奇偶校驗，雙核互鎖等）最高60%分數；糾錯型安全機制（ECC，三倍冗余糾錯等）最高100%分數。（20分）

4. 注錯測試用例越完善，測試報告結果覆蓋越高，得分越高（總分20）

●增加專用測試用例進行memory和寄存器注錯測試，按memory bits覆蓋數量計分。（例：32bits width * 8 depth = 256 memory bits total，測試用例覆蓋128bits即得分50%）（10分）

●增加專用測試用例進行數字邏輯注錯測試，按數字邏輯覆蓋比例計分。（10分）

5.在完成以上評審后如出現多隊平分的情況下，按設計文檔中的附加分部分進行排名評定，完成的附加功能點越多，得分越高。

輸出及提交要求

●完善后的設計文檔，功能模塊RTL代碼。

●功能仿真計劃文檔，功能測試環境及用例，環境運行說明文件，功能仿真測試結果文件（包含代碼行覆蓋率）。

●失效模型描述文檔，安全機制分析及設計文檔。

●安全機制實現RTL代碼（可和#1中RTL代碼合并提供）。

●注錯仿真計劃文檔，注錯仿真環境及用例，環境運行說明文件，注錯仿真測試結果文件（包含診斷覆蓋率）。

賽題二命題專家介紹

李隆

資深應用工程師

新思科技

10年數字芯片驗證經驗，現任職于新思科技，負責AI/GenAI驗證產品相關工作。

新思科技企業命題賽題二

基于LLM的Verilog RTL代碼生成與驗證

隨著人工智能（AI）技術的飛速發展，特別是大規模語言模型（LLM）和生成式AI（GenAI）的興起，AI在各個領域的應用正展現出巨大潛力和影響力。根據Statista的最新數據，2022年全球AI市場規模達到了約935億美元，預計到2027年將超過2670億美元，年復合增長率高達22.6%。

在芯片設計開發領域，AI的應用已經從理論研究邁向實際應用。據統計，2022年，全球約30%的芯片設計項目已經開始使用AI技術，這一比例預計在未來五年內將提升至60%以上。AI+EDA的結合，正在重塑芯片設計流程，極大提高設計效率與精度，幫助開發者更快、更精準地完成任務。

為激發更多新生力量投身這一創新領域，新思科技在本次大賽中特別設立AI+EDA方向賽題，鼓勵參賽者探索智能化的芯片設計與驗證解決方案。希望借助本次競賽，推動AI在芯片設計中的創新應用，為行業培養具備前瞻視野與實踐能力的優秀人才。

命題描述及要求

選擇國內現有的開源大語言模型（LLM），根據芯片設計規格（如功能描述、性能指標等），通過提示詞輸入給LLM模型，生成符合功能規范的Verilog RTL 設計代碼，及Verilog/SystemVerilog 測試代碼及腳本。使用仿真工具（VCS）執行測試用例，確保生成的代碼符合設計需求。對給定的功能點需要有用例有效驗證通過，保證代碼覆蓋率不低于95% 。在此基礎上，鼓勵參賽者對于結合EDA工具和大模型實現驗證流程的自動化能有更多探究。

1. 參與學員要求

●熟練掌握Verilog語言，具備獨立閱讀與編寫RTL設計代碼及驗證環境的能力。

●具備扎實的數字電路設計基礎，能夠進行電路的基本分析與設計。

●具備對LLM大模型使用提示詞工程生成RTL設計代碼的能力。

2. 輸入與輸出

●輸入：

賽題提供幀格式序列檢測生成模塊設計規范文檔。

●輸出：

Spec設計規范說明書：參賽者在一周左右完成對設計要求文檔的分析，自行細化補全設計出符合規范的幀格式序列檢測生成模塊的Spec設計規范說明書。

RTL模塊代碼：在接下來的兩周左右，自行選擇開源LLM大模型，使用提示詞生成幀格式序列檢測生成模塊的RTL設計代碼。

驗證環境及運行流程說明：隨后的兩至三周左右，使用大模型或自行編寫搭建驗證環境平臺及用例、腳本等，完成對模塊特性的驗證，提供相關驗證環境及運行用例的流程說明。對于驗證平臺的代碼及驗證方法不做限制，可以自行選擇Verilog TB/SystemVerilog/UVM等。

覆蓋率報告：參賽者需提交相關模塊的代碼覆蓋率URG報告。

LLM大模型運行日志：參賽者需留存使用提示詞生成RTL（及驗證環境）過程的完整log日志，并提供以截圖的形式保存最后一次生成代碼的記錄，以作為交付件

*注意，以上描述中的時間僅為工作量預估，并非實際完成時間的限制。

3.參賽者還將接受新思科技專家提供的基礎理論培訓，以深入理解大模型、提示詞工程等相關基本原理，及本次題目的設計講解。

4.基于幀格式序列檢測生成模塊的設計，參賽者需細化其中每個功能特性的設計描述，包含解幀、CRC校驗、異步FIFO，獨熱碼編碼、通道選擇等，完成Spec設計規范說明書（輸出件a）。

5.參賽者將實現計劃規范書定義的電路功能，用大模型生成RTL代碼（輸出件b），制定清晰的驗證計劃及featurelist/testlist，對相關特性編寫測試用例并有效覆蓋,提供完整的驗證環境及腳本，并對進行功能測試用例運行流程提供清晰的流程說明（輸出件c）,參賽者需根據功能特性描述，確保要求的特性全部有用例完成測試，且代碼覆蓋率覆蓋在95%以上，并提交仿真測試結果及覆蓋率報告(輸出件d)。此外，參賽者需對使用LLM生成RTL代碼的完整過程以log及截圖形式記錄保存，提交完整的使用流程（輸出件e）。

評審得分點

1. 模塊基礎功能實現（總分30分）

●完成模塊設計文檔補充，清晰描述實現思路（10分）

●通過prompt輸入，使LLM生成的Verilog代碼通過功能測試，功能滿足設計規范要求（20分）

2. 驗證實現（30分）

●根據設計規范制定驗證計劃（vplan）,提取測試點，設置測試用例集（10分）

●搭建完備的驗證平臺及測試用例（10分）

●代碼覆蓋率要求不低于95%（10分）

3. 結合大模型技術的驗證流程自動化（20分）

如果在1~2基本項完成的基礎上，參賽者有效結合LLM大模型及驗證工具指令、相關腳本，實現測試平臺代碼生成及驗證的流程自動化，可獲得最高20分得分。自動化過程包括并不局限于：

●自動化測試腳本生成：通過LLM生成驗證所需的測試腳本，并自動化執行這些腳本，減少手工編寫和執行測試的時間

●文檔生成：通過LLM自動生成設計規范書、驗證計劃、流程手冊等相關文檔，確保驗證過程的透明度和可追溯性

●自動生成測試用例：通過LLM能夠根據電路功能描述自動生成覆蓋各種邊界條件和特殊情況的測試向量，從而提高測試覆蓋率

●錯誤診斷與調試：通過自然語言處理能力，通過LLM分析測試結果并識別出潛在的設計缺陷，提供調試建議

●智能報告生成：自動生成詳細的驗證報告，包括測試覆蓋率、錯誤統計、性能指標等，提供可視化的數據展示

●智能體代理（Agent）技術的探索應用：借助智能代理及LLM的能力，有機結合驗證工具（VCS/Verdi等）完成對模塊開發驗證過程的自動化

●其它任何利用LLM/Agent及驗證工具（VCS/Verdi等）實現的驗證流程自動化

4. 設計與驗證效率（20分）

●設計資源開銷：使用VCS工具編譯時，通過指定的選項統計設計規模，提供生成的log，根據電路資源開銷情況進行打分（10分）

●編譯仿真性能：通過simprofile統計得到編譯時間，以及完成全部功能特性的用例的總體仿真時間（cputime）統計（10分）