核心要點

受控阻抗布線通過匹配走線阻抗來防止信號失真，從而保持信號完整性。

高速PCB設(shè)計中，元件與走線的阻抗匹配至關(guān)重要。

PCB材料的選擇（如低損耗層壓板）對減少信號衰減起關(guān)鍵作用。

受控阻抗布線如何保障信號完整性

為實現(xiàn)電路信號完整性，需遵循以下設(shè)計規(guī)范：避免直角走線、隔離時鐘信號與電源信號、保持元件間最短距離。

受控阻抗布線通過調(diào)整走線尺寸和環(huán)境參數(shù)，使其特性阻抗與設(shè)計目標(biāo)匹配，從而確保信號傳輸過程中的完整性。隨著信號速度提升（甚至達到GHz級且面積縮小），信號完整性成為關(guān)鍵考量。該技術(shù)能維持信號強度，使其從源端到終端的傳輸過程保持穩(wěn)定。

受控阻抗布線在電路中的行為

電路中除源端和負(fù)載外還存在大量元件。能量從元件輸出引腳經(jīng)走線流向負(fù)載時會產(chǎn)生失真和損耗。若能量未被負(fù)載完全吸收，會反射回源端，引發(fā)疊加或抵消效應(yīng)（如振鈴現(xiàn)象），導(dǎo)致信號完整性受損。

阻抗不匹配時，電路可能表現(xiàn)異常。通過匹配走線阻抗可抑制信號反射。當(dāng)源端與負(fù)載阻抗匹配時，能量沿走線傳輸效率最高，實現(xiàn)從源端到走線、再從走線到負(fù)載的高效耦合。這種基于阻抗匹配的布線技術(shù)稱為受控阻抗布線，可有效消除失真、振鈴和信號丟失。

受控阻抗布線設(shè)計方法

1. 元件阻抗匹配

首先需匹配電路中元件的阻抗。輸入引腳的高阻抗與輸出引腳的低阻抗會導(dǎo)致失配，通過在輸入/輸出引腳間添加端接元件可實現(xiàn)阻抗匹配。

2. 走線阻抗匹配

通過調(diào)整走線幾何尺寸（長、寬、厚度）及環(huán)境參數(shù)（如介質(zhì)常數(shù)）實現(xiàn)目標(biāo)阻抗。走線特性阻抗由電阻、感抗、容抗和電導(dǎo)共同決定。設(shè)計良好的受控阻抗布線可使阻抗在跨層傳輸時保持恒定（典型值范圍：25–125 ?）。

PCB材料的介質(zhì)常數(shù)和介質(zhì)厚度影響走線阻抗。高速設(shè)計優(yōu)先選用低介電常數(shù)、低損耗角正切的層壓板材料，以提升信號性能，減少失真和相位抖動。低損耗材料制造的PCB能顯著改善高頻設(shè)計的信號完整性。

PCB中的受控阻抗設(shè)計實例

在多層電路板中，走線位于層間，需通過兩側(cè)層壓板厚度實現(xiàn)阻抗匹配。以下是多層PCB中常見的受控阻抗結(jié)構(gòu)示例：

OrCAD X 24.1版本優(yōu)化了阻抗與耦合設(shè)計流程，提供更高效的受控阻抗布線支持。

在OrCAD X 中應(yīng)用受控阻抗布線

OrCAD X 提供了一套全面的工具，專門用于幫助設(shè)計人員實現(xiàn)受控阻抗布線。這些功能允許精確控制 PCB 走線的阻抗。

在處理高速、高頻關(guān)鍵信號時，信號完整性必須全程保持。受控阻抗布線是PCB設(shè)計的核心實踐，可確保信號從源端到負(fù)載的無損傳輸。當(dāng)走線阻抗匹配時，信號完整性失效概率將降至最低。

OrCAD X提供全套工具保障走線阻抗匹配，助力實現(xiàn)最優(yōu)性能。

文章來源：Cadence