概述
AD9861是面向通信市場的集成轉(zhuǎn)換器MxFE系列產(chǎn)品之一。它集成雙通道10位模數(shù)轉(zhuǎn)換器(ADC)和雙通道10位數(shù)模轉(zhuǎn)換器(TxDAC?)。可提供-50和-80兩種速度等級。-50等級針對50 MSPS及以下的ADC采樣速率進(jìn)行了優(yōu)化，-80等級則針對50 MSPS到80 MSPS之間的ADC采樣速率進(jìn)行了優(yōu)化。雙通道TxDAC在最高200 MHz頻率下工作，并內(nèi)置一個可旁路的2倍或4倍插值濾波器。同時提供三個輔助轉(zhuǎn)換器，以提供所需的系統(tǒng)級控制電壓或用來監(jiān)控系統(tǒng)信號。AD9861針對高性能、低功耗、小尺寸而優(yōu)化，為寬帶通信市場提供高性價比的解決方案。
數(shù)據(jù)表：*附件：AD9861混合信號前端基帶收發(fā)器，適合寬帶應(yīng)用技術(shù)手冊.pdf

AD9861使用一個輸入時鐘引腳(CLKIN)產(chǎn)生所有系統(tǒng)時鐘。ADC和TxDAC時鐘在時序產(chǎn)生模塊內(nèi)產(chǎn)生，提供分頻電路、PLL乘法器和開關(guān)等用戶可編程選項(xiàng)。

靈活的雙向20位I/O總線支持各種定制的數(shù)字后端或開放市場DSP。

在半雙工系統(tǒng)中，接口支持20位并行傳輸或10位交錯傳輸。在全雙工系統(tǒng)中，接口支持交錯傳輸?shù)?0位ADC總線以及交錯傳輸?shù)?0位TxDAC總線。靈活的I/O總線減少了引腳數(shù)量，進(jìn)而縮小了AD9861及其連接器件的封裝尺寸。

AD9861可以利用MODE引腳或串行可編程接口(SPI)配置接口總線，在低功耗模式下運(yùn)行ADC，配置TxDAC插值速率，并控制ADC及TxDAC關(guān)斷。SPI可為TxDAC路徑（例如為通道匹配而進(jìn)行的粗調(diào)和精調(diào)增益控制以及失調(diào)控制）與ADC路徑（例如，內(nèi)部占空比穩(wěn)定器和二進(jìn)制補(bǔ)碼數(shù)據(jù)格式）提供更多可編程方案。

AD9861采用64引腳LFCSP封裝（薄型、細(xì)間距芯片級封裝）。外形尺寸僅為9 mm × 9 mm，高度小于0.9 mm，適合PCMCIA卡等空間緊湊的應(yīng)用。

應(yīng)用

• 寬帶接入
• 寬帶局域網(wǎng)（LAN）
• 通信（調(diào)制解調(diào)器）

特性

• 接收路徑內(nèi)置雙通道10位模數(shù)轉(zhuǎn)換器，支持內(nèi)部或外部基準(zhǔn)電壓源接入，提供50 MSPS和80 MSPS兩種型號
• 發(fā)射路徑內(nèi)置雙通道10位、200 MSPS數(shù)模轉(zhuǎn)換器，提供1倍、2倍或4倍插值和可編程增益控制
• 內(nèi)部時鐘分配模塊包括可編程鎖相環(huán)(PLL)與時序產(chǎn)生電路，允許單一基準(zhǔn)時鐘操作
• 靈活的20引腳I/O數(shù)據(jù)接口，允許在半雙工模式下進(jìn)行各種交錯或非交錯數(shù)據(jù)傳輸，以及在全雙工模式下進(jìn)行交錯數(shù)據(jù)傳輸
• 通過寄存器可編程性或可選MODE引腳的有限可編程性可配置
• 獨(dú)立的接收(Rx)與發(fā)送(Tx)關(guān)斷控制引腳
• 64引腳LFCSP封裝（9 mm × 9 mm尺寸）
• 3個可配置輔助轉(zhuǎn)換器引腳

框圖

引腳配置描述

典型性能特征

工作原理

系統(tǒng)模塊

AD9861旨在滿足多種無線通信的混合信號前端需求。它具備一個接收路徑，該路徑由雙路10位接收ADC組成；還具有一個發(fā)射路徑，由雙路10位發(fā)射DAC（TxDAC）組成。AD9861集成了額外的功能，這些功能在大多數(shù)系統(tǒng)中通常是必需的，比如電源可擴(kuò)展性、額外的輔助轉(zhuǎn)換器、發(fā)射增益控制以及時鐘乘法電路。

AD9861在尺寸和功耗方面進(jìn)行了優(yōu)化，以滿足從低功耗便攜式設(shè)備到高性能基站等廣泛應(yīng)用的需求。它采用64引腳無鉛小型芯片級封裝（LFCSP），尺寸僅為9 mm × 9 mm。功耗可以根據(jù)具體應(yīng)用進(jìn)行優(yōu)化，不僅可以通過速度等級選項(xiàng)，還能通過集成電源關(guān)斷控制、ADC模式、TxDAC電源縮放以及半雙工模式來實(shí)現(xiàn)，這些模式會自動禁用未使用的數(shù)字路徑。

AD9861使用兩個10位總線來傳輸接收路徑數(shù)據(jù)和發(fā)射路徑數(shù)據(jù)。這些總線支持20位并行數(shù)據(jù)傳輸以及10位交織數(shù)據(jù)傳輸。總線可通過外部模式引腳或內(nèi)部寄存器設(shè)置進(jìn)行配置。寄存器允許對設(shè)備的整個功能進(jìn)行多種選擇。

以下部分將討論AD9861的各個模塊：接收路徑模塊、發(fā)射路徑模塊、輔助轉(zhuǎn)換器模塊、數(shù)字模塊、可編程寄存器模塊以及時鐘分配模塊。

接收路徑模塊

接收路徑概述

AD9861的接收路徑由兩個10位、50 MSPS（對于AD9861 - 50）或80 MSPS（對于AD9861 - 80）的模數(shù)轉(zhuǎn)換器（ADC）組成。雙ADC路徑共享相同的時鐘和基準(zhǔn)電路，以提供最佳的匹配特性。每個ADC采用9級差分流水線開關(guān)電容架構(gòu)，并帶有輸出誤差校正邏輯。

流水線架構(gòu)使第一級能夠基于新的輸入樣本運(yùn)行，其余各級則對前一個樣本進(jìn)行處理，在時鐘下降沿進(jìn)行采樣。流水線的每一級（最后一級除外）都包括一個低分辨率閃存ADC、一個剩余乘法器，用于控制流水線中下一級的數(shù)模轉(zhuǎn)換器（DAC）。DAC輸出（與該級輸入信號相減）被放大（或乘以倍數(shù)）后，傳輸?shù)较乱患壛魉€。剩余乘法器級也被稱為乘法DAC（MDAC）。每一級都有一位冗余，用于校正閃存誤差。最后一級僅由閃存ADC組成，以促進(jìn)閃存誤差的數(shù)字校正。

差分輸入級具有直流自偏置功能，支持差分或單端輸入。輸出暫存模塊將數(shù)據(jù)與輸出緩沖器對齊，校正誤差，并將數(shù)據(jù)傳輸?shù)捷敵鼍彌_器。

接收路徑的延遲為5個時鐘周期。

接收路徑模擬輸入等效電路

AD9861的接收路徑模擬輸入采用了一種新穎的結(jié)構(gòu)，將采樣保持放大器（SHA）和第一級流水線剩余放大器的功能進(jìn)行了整合，采用緊湊的開關(guān)電容電路實(shí)現(xiàn)。這種結(jié)構(gòu)在實(shí)現(xiàn)相當(dāng)噪聲和功率性能的同時，通過省去流水線中原本單獨(dú)的放大器，減少了一個放大器。

圖70展示了AD9861的等效模擬輸入（開關(guān)電容輸入）。將CLK邏輯電平拉高會打開開關(guān)S3，并閉合開關(guān)S1和S2，此時為輸入電路的采樣模式。在此模式下，連接到VIN+和VIN - 的輸入電容Cs會被充電。將CLK邏輯電平拉低會閉合S2，然后打開S1，接著閉合S3，此時輸入電路進(jìn)入保持模式。

輸入SHA的結(jié)構(gòu)對輸入驅(qū)動提出了一定要求。差分輸入電阻通常為2 kΩ。Cs、Ch和輸入源的組合需要滿足一定條件。Cs通常小于5 pF，輸入源必須能夠在半個時鐘周期內(nèi)，以10位精度對Cs進(jìn)行充電或放電。當(dāng)SHA進(jìn)入采樣模式時，輸入源必須通過開關(guān)S1的Ron（通常為100 Ω）提供充電電流，以在半個ADC采樣周期內(nèi)將電容充電至設(shè)定電壓。這種情況對應(yīng)于驅(qū)動低輸入阻抗。另一方面，當(dāng)源電壓等于Ch上先前存儲的值時，保持電容無需輸入電流，等效輸入阻抗極高。