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AMD Versal Adaptive SoC Clock Wizard AXI DRP示例

XILINX開發(fā)者社區(qū) ? 來源:XILINX開發(fā)者社區(qū) ? 2025-05-27 10:42 ? 次閱讀
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本文作者:AMD 工程師 Sandy Macnamara

本文將使用 Clocking Wizard文檔 PG321中的“通過 AXI4-Lite 進(jìn)行動態(tài)重配置的示例”章節(jié)作為參考。

首先在 AMD Vivado Design Suite 中構(gòu)建工程。本文使用的是 VCK190 評估板。

您可使用 Vivado 中的實用設(shè)計示例作為起點。選擇 CIPS DDR PL 調(diào)試示例,其中 CIPS 已設(shè)置完成。

54d3d518-36fd-11f0-afc8-92fbcf53809c.png

在塊設(shè)計中,將 Clocking Wizard 添加到圖形界面中。鑒于我們使用的是 VCK190,因此設(shè)置 CLK_IN1 = LPDDR4 SMA CLK2。

5503a9be-36fd-11f0-afc8-92fbcf53809c.png

在“Clocking Features”選項卡上,選中“Dynamic Reconfiguration”選項卡,保留“Interface Selection”的設(shè)置“AXI4Lite”不變。

551e05d4-36fd-11f0-afc8-92fbcf53809c.png

在“Output Clocks”選項卡上,選擇兩個輸出時鐘:100 MHz 和 50 MHz。

Clocking Wizard 將生成 _drp_address_map (MIF) 文件,其中包含地址和值列表,與 Wizard 中請求的值相對應(yīng)。

您也能使用要重新配置的值來創(chuàng)建第二個 Clocking Wizard,以便生成重配置時要寫入的地址和數(shù)據(jù)。

553ca5b6-36fd-11f0-afc8-92fbcf53809c.png

選擇“Connection Automation”,將設(shè)置 Bridge IP 以將 AXI4-Lite 轉(zhuǎn)化為 NOC/CIPS 上的 AXI 接口

55603a26-36fd-11f0-afc8-92fbcf53809c.png

在此示例中,輸出了 2 個時鐘。這些是 ILA 捕獲的 100 MHz 和 50 MHz 時鐘計數(shù)器,可以比較這 2 個計數(shù)器來直觀顯示相對頻率。

此處隨附了 BD Tcl 供您參考:

557e2b62-36fd-11f0-afc8-92fbcf53809c.png

在“Address Editor”中,可看到 Clock Wizard 的“Base Address”。在 Clock Wizard 實例中,“Base Address”為 0x201C0000000。

559bdb1c-36fd-11f0-afc8-92fbcf53809c.png

運行實現(xiàn),并寫入器件鏡像。然后選擇“Export -> Export Hardware”并選擇“Include device image”。這樣會生成包含 Clock Wizard 的 XSA 文件。


在此階段可以下載 PDI 并進(jìn)行檢查。您會看到其中一個計數(shù)器的速率是另一個計數(shù)器的兩倍。

CLK_OUT1 工作頻率為 100 MHz,時鐘設(shè)置為 c_counter_binary_1。CLK_OUT2 工作頻率為 50 MHz,時鐘設(shè)置為 c_counter_binary_2。因此,c_counter_binary_1 的工作頻率是 c_counter_binary_2 的兩倍。

55c312e0-36fd-11f0-afc8-92fbcf53809c.png

55e205b0-36fd-11f0-afc8-92fbcf53809c.png

要啟動 AMD Vitis 統(tǒng)一軟件平臺,請轉(zhuǎn)至“Tools -> Launch Vitis IDE”,并選擇或創(chuàng)建工作空間。

選擇“Create Application Project”,在“Platform”選項卡上,選中“Create a new platform from hardware (XSA)”。

56012e9a-36fd-11f0-afc8-92fbcf53809c.png

為應(yīng)用工程命名。“Domain”保留默認(rèn)設(shè)置。

對于“Templates”,如果 XSA 中有 UART(對于 VCK190,UART 包含在 CIPS 中),那么您可以選擇“Hello World”,否則,您可以選擇“Empty Application”。

我們已知 Clock Wizard 基地址為 0x201C0000000。在 Clocking Wizard 中,使用 PG 讀取 LOCKED 狀態(tài),OFFSET 為 0x4。

561b809c-36fd-11f0-afc8-92fbcf53809c.png


利用 Xil_In32 和 Xil_Out32 通過 AXI 直接讀取和寫入地址。

5633fdac-36fd-11f0-afc8-92fbcf53809c.png

在示例中,把 CLKOUT2 從 50 MHz 重配置為 25 MHz。

以下是第二個 Clocking Wizard 的 drp_address_map (MIF),其中 CLKOUT2 設(shè)為 25 MHz(而不是 50 MHz)。

在地址 0x201c0000344 處,寫入數(shù)據(jù) 0x1e1e。

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569dfb76-36fd-11f0-afc8-92fbcf53809c.png

下一步是寫入并應(yīng)用該 DRP 值以配置地址:C_BASEADDR + 0x014,搭配 0x00000003 以設(shè)置 LOAD 位和 SEN 位。

56b43c2e-36fd-11f0-afc8-92fbcf53809c.png

在終端上會看到:

56d46814-36fd-11f0-afc8-92fbcf53809c.png

返回到 ILA 并觀察 c_counter_binary_1 的計數(shù)結(jié)果是否是 c_counter_binary_2 的 4 倍。

56ee580a-36fd-11f0-afc8-92fbcf53809c.png

Clocking Wizard 包含軟件驅(qū)動程序,其中包含的示例在使用 AXI DRP 時也很有幫助。

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原文標(biāo)題:開發(fā)者分享|AMD Versal? Adaptive SoC Clock Wizard AXI DRP 示例

文章出處:【微信號:gh_2d1c7e2d540e,微信公眾號:XILINX開發(fā)者社區(qū)】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

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