在先進(jìn)工藝節(jié)點半導(dǎo)體制造中，工藝和器件的變異性越來越不可忽視。在半導(dǎo)體制造的工藝站點，先進(jìn)工藝控制（APC）已經(jīng)廣泛應(yīng)用于減小和優(yōu)化工藝和器件變異性（批次間，晶圓間，芯片內(nèi)），增加制造穩(wěn)定性，減少制造成本。這些制造性變異同時也會影響晶圓良率和產(chǎn)品特性。晶圓級針測（Chip Probing）位于半導(dǎo)體制造工藝完成之后，能否在晶圓針測階段調(diào)整芯片電路特性，以便進(jìn)一步抵御先進(jìn)工藝中的制造性變異，成為芯片產(chǎn)品設(shè)計以及 DFY/DFT 良率提升設(shè)計的熱點之一。針對晶圓級針測中，在電路參數(shù)調(diào)整測試中應(yīng)用 APC 原理，提出先進(jìn)測試控制（ATC）理念，通過 ATC 算法優(yōu)化傳統(tǒng) CP 的參數(shù)調(diào)整測試，大大減少晶圓針測的時間和成本，保證了晶圓針測覆蓋率和產(chǎn)品良率。

1 引言

隨著工業(yè)及消費類電子對低功耗、高速度規(guī)格的需求提高，推動半導(dǎo)體工藝的摩爾定律持續(xù)演進(jìn)（65 nm，40 nm，28 nm……）。器件尺寸持續(xù)微縮和性能的提升導(dǎo)致半導(dǎo)體制造工藝變異性（variation）管控和制造穩(wěn)定性難度成倍增加，因此先進(jìn)半導(dǎo)體產(chǎn)品的量產(chǎn)工藝窗口持續(xù)縮小正成為越來越大的挑戰(zhàn)，如圖 1 所示。

半導(dǎo)體制造中的工藝參數(shù)變異性是固有特性，光刻關(guān)鍵尺寸、薄膜厚度、器件摻雜濃度等工藝變異性大小，引起同一類器件參數(shù)分布變寬，如圖 2 所示。65 nm 下的晶體管飽和電流比 130 nm 工藝的同一溝道寬度尺寸下的飽和電流離散度明顯增加。這種工藝和器件的變異性會導(dǎo)致電路特性惡化甚至工作異常，對最終產(chǎn)品參數(shù)特性和良率產(chǎn)生直接影響[1]。

針對半導(dǎo)體制造工藝的固有變異性，半導(dǎo)體工業(yè)界在先進(jìn)工藝節(jié)點普遍采用了 APC（Advanced Process Control）系統(tǒng)增加對工藝參數(shù)的控制。R2R 控制技術(shù)是半導(dǎo)體制造中廣泛運用的一種過程控制方法[2,3]， 減少重要工藝參數(shù)的制造變異性。

R2R（Run-to-Run）控制策略是針對間歇過程的基于模型的過程控制算法。在每個批次進(jìn)行工藝過程前，根據(jù)歷史工藝過程信息和當(dāng)前晶圓信息，更能控制模型，動態(tài)調(diào)整晶圓加工的最佳配方，減少批次間的變異。半導(dǎo)體制造的 APC 控制系統(tǒng)一般以 R2R 策略為主，結(jié)合傳統(tǒng) SPC 管控和 FDC 技術(shù)，R2R 控制算法有指數(shù)加權(quán)平均移動方法（exponentially weighted moving average，EWMA)[4]，模型預(yù)測控制( model predictive control，MPC）等，綜合減少工藝制造變異性、降低成本、提升產(chǎn)品良率和生產(chǎn)效能。圖 3 表示 R2R 控制結(jié)構(gòu)圖。

2 可編程 SoC 產(chǎn)品制造工藝和性能要求

高性能可編程 SoC 芯片（MCU、DSP、FPGA等）的應(yīng)用場景越來越廣泛，用于制造可編程 SoC 芯片的嵌入式閃存工藝也成為半導(dǎo)體制造的特色工藝之一[5]。嵌入式閃存的穩(wěn)定操作需要一系列模擬電路模塊來產(chǎn)生精確的模擬信號來保證閃存單元的正確操作和可靠性。 這些模擬信號包括：擦寫高壓、參考電壓、參考電流等。工藝變異性會嚴(yán)重影響模擬電路的精度和重復(fù)性。隨著閃存工藝的持續(xù)微縮，閃存單元的擦寫窗口持續(xù)縮小，對于閃存操作的模擬電路精確性也提出了越來越高的要求。

對于嵌入式閃存 SoC 產(chǎn)品，除了半導(dǎo)體制造工藝中普遍采用 APC 系統(tǒng)減少工藝和器件變異性外，通常在閃存操作需要的模擬電路也會增加了良率提升設(shè)計（DFY/DFT），預(yù)留閃存操作輔助電路參數(shù)的調(diào)整區(qū)間，可以適度應(yīng)對半導(dǎo)體制造變異帶來的電路性能差異[6]。在晶圓級針測中通過自動測試機調(diào)整閃存工作的參數(shù)，以達(dá)到要求的閃存穩(wěn)定操作條件。

以一個 55 nm 工藝上驗證過的某嵌入式閃存產(chǎn)品為例，電路設(shè)計中可以預(yù)留出 32 個調(diào)整檔位，按照每個檔位 0.07 V 進(jìn)行調(diào)整，這個 DFY 設(shè)計可以補償目標(biāo)范圍內(nèi)±1.1 V 的電路特性制造性變異。傳統(tǒng)晶圓級測試中，都是針對每片晶圓、每個芯片單獨進(jìn)行電路參數(shù)調(diào)整，從檔位邊界開始全范圍遍歷，尋找符合目標(biāo)的最佳檔位，每個晶圓測試都是完全獨立進(jìn)行，無法利用晶圓歷史基準(zhǔn)數(shù)據(jù)，從而導(dǎo)致參數(shù)調(diào)整測試時間長，效率低下。

針對晶圓制造中存在批次間（lot to lot）， 晶圓間（wafer to wafer）以及芯片內(nèi)部（Die to die）的制造性變異，本文提出了晶圓針測的 ATC 理念和基本算法實現(xiàn)，基于已測試晶圓和芯片的歷史產(chǎn)品特性數(shù)據(jù)進(jìn)行分析，結(jié)合待測電路調(diào)整行為建模和預(yù)測，動態(tài)調(diào)整掃描邊界和算法，減少了參數(shù)調(diào)整測試時間，提升了晶圓針測效率。

3 晶圓級參數(shù)調(diào)整 ATC 算法

晶圓級測試 ATC 流程圖和組成元素可以簡單表示為圖 4 所示。

ATC 控制結(jié)構(gòu)元素有下面幾組。

（1）電路參數(shù)調(diào)整目標(biāo)和行為模型。一般模擬電路參數(shù)如高壓、參考電壓和電流的 DFY/DFT 設(shè)計，這些電路參數(shù) P 的變化是調(diào)整檔位 x 的函數(shù) f-(x)。 f-(x) 一般是單調(diào)的電路行為函數(shù)，此函數(shù)既可以呈線性或者非線性，通常在 DFY/DFT 設(shè)計階段可以仿真和預(yù)估；參數(shù)調(diào)整目標(biāo)設(shè)定為 tar，調(diào)整到 tar 時的 x 可以用 f-1(tar)表示：x = f--1(tar)。

（2）電路參數(shù)調(diào)整基準(zhǔn)模型和控制算法。本例中暫時不考慮批次間變異，將晶圓間和芯片內(nèi)變異分成兩個反饋控制環(huán)，形成晶圓級針測的 ATC 參數(shù)調(diào)整自適應(yīng)測試。電路參數(shù)調(diào)整模型和調(diào)整的檔位可以用公式（1）和公式（2）表示。

X-i,j = f--1i,j (tar) （1）

S i,j = X-i,j - X-0 + 1 （2）

式中 i 為當(dāng)前調(diào)整測試晶圓，j 為當(dāng)前調(diào)整芯片，X-0 為掃描起點開始開始，tar 為調(diào)整目標(biāo)，X-i,j 為目標(biāo)調(diào)整檔位，S i,j 為當(dāng)前芯片的調(diào)整檔位數(shù)。

傳統(tǒng)參數(shù)調(diào)整的方法是全范圍參數(shù)掃描，及每個芯片的 X-0 的有效范圍都是 X-min ~ X-max。本文提出的電路參數(shù)調(diào)整算法中，X-0 不是一個固定值，而是一個動態(tài)更新的參考掃描起點 X-r。調(diào)整檔位 S i,j 和當(dāng)前參考掃描起點 X r (i,j) 可以表示為公式（3）和公式（4）。

S i,j = X-i,j- X r (i,j)（3）

（4）

jmax 為每片晶圓上芯片總數(shù)，當(dāng)前待測芯片參數(shù)調(diào)整起點為 X r (i,j) 是上一片晶圓調(diào)整完成時的掃描起點 Xr(i-1,max) 和當(dāng)前 i 晶圓已調(diào)整的芯片 j-1 實際調(diào)整檔位 X i,j-1 等歷史特性參數(shù)經(jīng)過 ATC 反饋計算的動態(tài)值。公式（4）中 A 為工藝變異性對批到批與芯片到芯片電路參數(shù)的影響的權(quán)重。

（3）參數(shù) ATC 掃描起點 X r 更新。初始化遍歷參數(shù)和參數(shù)掃描邊界；

（4）參數(shù)遍歷算法控制器?；趨?shù)調(diào)整的行為是否是線性、非線性，單調(diào)非單調(diào)，選擇最優(yōu)算法：一般針對單調(diào)的電路行為選擇線性法遍歷或者二分法查找，其算法復(fù)雜度為參數(shù)最大調(diào)整檔位 X max 的函數(shù) log2 (X max)。針對非單調(diào)電路行為，一般使用順序查找調(diào)整空間是否存在目標(biāo)匹配。

（5）在參數(shù)調(diào)整遍歷過程中，通過自動測試機對電路參數(shù)檔位 k 進(jìn)行設(shè)定， 并且實時量測,參數(shù)調(diào)整空間遍歷算法如圖 5 所示。若遍歷完成沒有發(fā)現(xiàn)符合調(diào)整目標(biāo)的檔位， 則判斷參數(shù)調(diào)整失敗，分 Bin 并停止測試； 若發(fā)現(xiàn)符合目標(biāo)的檔位，調(diào)整成功。

（6）原位記錄和反饋當(dāng)前測試芯片的參數(shù)調(diào)整檔位 X-i,j 以及參數(shù)測量值 M-(k)，反饋供下一顆測試芯片進(jìn)行參數(shù)調(diào)整約束條件更新。

（7）離線針對晶圓最優(yōu)調(diào)整檔位和參數(shù)值進(jìn)行 SPC 管控和分析，定期校正 ATC 參數(shù)調(diào)整模型中的權(quán)重因子 A。這也可以作為半導(dǎo)體生產(chǎn)線基準(zhǔn)線漂移的一個指標(biāo)之一。

4 晶圓級參數(shù) ATC 測試算法實現(xiàn)和效能分析

為了簡單闡述 ATC 參數(shù)測試的理念，本文以一個即將進(jìn)入量產(chǎn)的 55 nm 嵌入式閃存芯片的生產(chǎn)測試為例：此晶圓有 72 個驗證芯片晶圓，需要在晶圓級測試中調(diào)節(jié)閃存擦寫高壓到 4.5 V，此電荷泵的輸出高壓調(diào)節(jié)函數(shù) Vout = f（x）調(diào)節(jié)范圍有 32 個檔位，所以 x 有0，1，2, 3 … 31 個有效離散值。傳統(tǒng)的參數(shù)掃描調(diào)整算法：每片晶圓總調(diào)整步數(shù)表示為 Stotal，掃描起點 x 從最小值固定值 Xmin 開始，每片晶圓總調(diào)整步數(shù)表示為公式（5）。

Stotal = ∑j Si,j = ∑jmaxj=1[ f i,j (tar) - Xmin +1 ] （5）

基于ATC 理念的參數(shù)調(diào)整算法總掃描步數(shù)可表示為公式（6）。

Stotal =∑j [X i,j - Xr(i,j)]

= ∑jmaxj=1[ f i,j (tar) - Xr (i,j) +1 ] （6）

根據(jù)圖 4 和圖 5 提出的晶圓級電性參數(shù) ATC 反饋和調(diào)整算法，開發(fā)測試程式在某 55 nm 先進(jìn)嵌入式閃存產(chǎn)品的擦寫高壓參數(shù)調(diào)整測試進(jìn)行了試驗。一片晶圓按照傳統(tǒng)非 ATC 調(diào)整測試后的最終檔位分布如圖 6 以及圖 7 所示。按照參數(shù)調(diào)整目標(biāo)，最終此高壓參數(shù)正確調(diào)整后檔位集中在中位值 20，最大的檔位為 25， 最小的檔位為 18，如表 1 所示。

按照公式（5）和公式（6），在實驗晶圓上傳統(tǒng)參數(shù)調(diào)整方法和測試開銷為 1 487 步， 而基于 ATC 算法調(diào)整的測試開銷為 249 步，同比節(jié)省 1 238 步，節(jié)省比率達(dá) 83%，如表 2 所示。

在同等晶圓針測條件下，參數(shù)調(diào)整步數(shù)的減少可直接等效于單位測試時間的減少。 因此 ATC 理念的參數(shù)調(diào)整測試的效能較傳統(tǒng)測試方法將顯著提升。在大規(guī)模量產(chǎn)測試的情況下，產(chǎn)品模擬參數(shù)的調(diào)整測試有多個項目，在保證晶圓測試參數(shù)調(diào)整精度和覆蓋率前提下，晶圓測試的時間的減少和測試成本的降低將是非?？捎^的。

5 結(jié)語

本文提出了一種晶圓級 ATC 測試?yán)砟畈?yīng)用到先進(jìn)混合信號芯片的大規(guī)模生產(chǎn)針測，同時提出了基本的 ATC 基本組成元素和實現(xiàn)算法。此算法在業(yè)界主流的測試平臺上進(jìn)行 CP 針測程式的開發(fā)和驗證，參數(shù)調(diào)整的覆蓋率和正確率在研發(fā)和生產(chǎn)過程中得到了良好反饋。

先進(jìn)混合信號 SoC 芯片持續(xù)隨著摩爾定律演進(jìn)， 芯片的制造變異性對產(chǎn)品良率的影響越來越不可忽視。前端制造 APC 和晶圓針測 ATC 同時應(yīng)用，對于先進(jìn)工藝良率提升和可制造性的增強，將會發(fā)揮越來越大的作用。