硅片處理技術的發(fā)展（65 nm CMOS、28 nm CMOS等）使高速 ADC 得以跨越 GSPS（每秒千兆采樣）門檻，同時提供12位或14位性能。

對于系統(tǒng)設計人員來說，這意味著能用于數(shù)字處理的采樣帶寬更寬。出于環(huán)境和成本方面的考慮，系統(tǒng)設計人員不斷嘗試降低總功耗。一般而言，ADC 制造商建議采用低噪聲 LDO（低壓差）穩(wěn)壓器為 GSPS（或 RF 采樣）ADC 供電，以便達到最高性能。然而，這種方式的輸電網(wǎng)絡 (PDN) 效率不高。設計人員對于使用開關穩(wěn)壓器直接為GSPS ADC 供電且不會大幅降低 ADC 性能的方法呼聲漸高。

解決方案是謹慎地進行 PDN 部署和布局布線，確保 ADC 性能不受影響。本文討論了線性和開關電源的不同之處，并表明 GSPS ADC 與 DC-DC 轉換器搭配使用可大幅改善系統(tǒng)能效，且不會影響 ADC 性能。本文通過輸電網(wǎng)絡組合探討 GSPS ADC 性能，并對成本和性能進行了對比分析。

高帶寬、高采樣速率 ADC（或GSPS ADC）可以具有多個電源域（AVDD、DVDD等）。隨著尺寸的縮小，不僅電源域增多，為 ADC 供電所需的不同電壓數(shù)量也有所增加。新近的 GSPS ADC 設計最多有 7 個不同域和三種不同電壓：1.25 V、2.5 V和3.3 V。

Tips

“......GSPS ADC 與 DC-DC 轉換器搭配使用可大幅改善系統(tǒng)能效，且不會影響 ADC 性能。”

這些電源域和各種電壓的日益普及是在這些采樣速率下工作所必需的。它們可以確保各種電路域（采樣、時鐘、數(shù)字、串行器等）之間具有正確的隔離，同時使性能最優(yōu)。正是因為這個原因，ADC 制造商才設計了評估板，并推薦詳細的電源設計方案，確保最大程度降低風險，使性能最大化。

例如，圖 1 顯示了一個 GSPS ADC 評估板使用的默 認PDN 的功能框圖。根據(jù) Vita57.1 規(guī)格，電源輸入來自 FMC（FPGA夾層卡）連接器供應的 12 V/1 A 和 3.3 V/3 A 電源。DC-DC 轉換器用于使電壓下降到可控水平，以便 LDO 能夠在不進入熱關斷的情況下進行穩(wěn)壓操作。

圖1：GSPS評估板使用的PDN

顯而易見，這是一種昂貴的解決方案，有 7 個 LDO 穩(wěn)壓器，每個域一個。這款 PDN 也許是性能最優(yōu)的，但肯定不是最具性價比的。系統(tǒng)設計人員認為部署含有多個 GSPS ADC 的系統(tǒng)非常有難度。

通過移除為 1.25 V 域供電的單個 LDO，還可進一步簡化 PDN。這是最高效、最具性價比的解決方案。這種方案的困難之處在于確保 DC-DC 轉換器的操作穩(wěn)定性，從而不影響 ADC 性能。單個 DC–DC 轉換器驅動 GSPS ADC 所有 1.25 V 域的 PDN 如圖 2 所示。

圖2：使用DC-DC轉換器為AD9680供電

對上面討論的兩個 PDN 進行了測試。圖 3 顯示了使用圖 1 和圖 2 所示 PDN 時的 SNR 性能比較。各奈奎斯特區(qū)使用數(shù)據(jù)手冊推薦的設置。

圖3：圖1和圖2所示PDN的性能比較

僅使用 DC-DC 轉換器為 GSPS ADC 的 1.25 V 域供電的 PDN 在各種輸入頻率下顯示出了良好的性能。這證明了可以組合域，并在不損失大量 ADC 性能的情況下以高效率、高性價比的方式為它們供電。

除了噪聲性能，由于采用了開關元件和磁性元件，因此還應當檢查 DC-DC 轉換器部署的雜散成分。此時，采用謹慎仔細的布局技術以降低接地環(huán)路和接地反彈將會是有好處的。有許多資源可幫助測量開關電源噪聲。邊帶雜散出現(xiàn)基波的一側，偏移頻率為開關頻率（本例中為 1.2 MHz）。DC-DC轉換器輸出端的濾波器有助于降低輸出FFT中表現(xiàn)出來的開關雜散，如圖 4 所示，其中輸入頻率為 170 MHz。

圖4：170 MHz輸入時的1.2 MHz邊帶開關雜散

雜散水平 = -105 dBFS

通過了解PSRR（電源抑制比）或ADC的電源域，可估算邊帶雜散水平。

RF 采樣（或GSPS）ADC 可對寬帶寬進行數(shù)字化處理，在系統(tǒng)設計方面具有獨特的優(yōu)勢。針對這些GSPS ADC，業(yè)界正在力求降低電源設計的復雜度、尺寸和成本。DC–DC 轉換器實現(xiàn)的低噪聲、高性價比 PDN 能夠為 GSPS ADC 供電，同時對性能無任何影響。