FPGA到最后自然是規(guī)模越來越大，編譯時(shí)間越來越長(zhǎng)。解決問題的方法通常來說應(yīng)該從工具和設(shè)計(jì)入手。

先把模塊分好，port上能用REG隔離最好，盡量切斷跨模塊的組合邏輯。把一個(gè)模塊的大小控制在中度規(guī)模，調(diào)試時(shí)一個(gè)模塊一個(gè)模塊來，調(diào)通的模塊都用edf網(wǎng)表代替，節(jié)省綜合時(shí)間。

在P&R階段，看模塊的功能，可以設(shè)置各個(gè)模塊的優(yōu)化策略，低速小面積的就放松了布。在調(diào)試時(shí)，如果改動(dòng)不大，就用增量式編譯，保留上次PnR結(jié)果作為參考。

當(dāng)然，對(duì)于FPGA綜合和map以及P&R來講，邏輯代碼寫的越"容易讓工具理解"，編譯速度越快，當(dāng)然這個(gè)怎么能更容易讓工具理解是需要水平的。

這里對(duì)map這里編譯的時(shí)間影響最大，P&R主要受時(shí)序約束是否緊張有影響，當(dāng)然代碼實(shí)現(xiàn)對(duì)于速度也有最直接的影響。

可以總結(jié)一下，要想提高編譯速度，小編認(rèn)為首先應(yīng)對(duì)邏輯設(shè)計(jì)進(jìn)行優(yōu)化，第二是合理利用工具對(duì)工程進(jìn)行約束，比如邏輯鎖定，區(qū)域分割等，前提是滿足時(shí)序的情況下。