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如何節省FPGA編譯時間?

DIri_ALIFPGA ? 來源:未知 ? 作者:易水寒 ? 2018-08-04 09:16 ? 次閱讀

FPGA到最后自然是規模越來越大,編譯時間越來越長。解決問題的方法通常來說應該從工具和設計入手。

先把模塊分好,port上能用REG隔離最好,盡量切斷跨模塊的組合邏輯。把一個模塊的大小控制在中度規模,調試時一個模塊一個模塊來,調通的模塊都用edf網表代替,節省綜合時間。

在P&R階段,看模塊的功能,可以設置各個模塊的優化策略,低速小面積的就放松了布。在調試時,如果改動不大,就用增量式編譯,保留上次PnR結果作為參考。

當然,對于FPGA綜合和map以及P&R來講,邏輯代碼寫的越"容易讓工具理解",編譯速度越快,當然這個怎么能更容易讓工具理解是需要水平的。

這里對map這里編譯的時間影響最大,P&R主要受時序約束是否緊張有影響,當然代碼實現對于速度也有最直接的影響。

可以總結一下,要想提高編譯速度,小編認為首先應對邏輯設計進行優化,第二是合理利用工具對工程進行約束,比如邏輯鎖定,區域分割等,前提是滿足時序的情況下。

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原文標題:節省編譯時間

文章出處:【微信號:ALIFPGA,微信公眾號:FPGA極客空間】歡迎添加關注!文章轉載請注明出處。

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