基于verilog的FPGA中上電復位設計
我知道，我對與電子有關的所有事情都很著迷，但不論從哪個角度看，今天的現場可編程門陣列(FPGA)，都顯得“鶴立雞群”，真是非常棒的器件。如果在這個智能時代，在這個領域，想擁有一技之長的你還沒有關注FPGA，那么世界將拋棄你，時代將拋棄你。
在實際設計中，由于外部阻容復位時間短，可能無法使FPGA內部復位到理想的狀態，所以今天介紹一下網上流行的復位邏輯。
在基于verilog的FPGA設計中，我們常常可以看到以下形式的進程：
信號rst_n用來對進程中所用變量的初始化，這個復位信號是十分重要的，如果沒有復位，會導致一些寄存器的初始值變得未知，如果此時FPGA就開始工作的話，極易導致錯誤。
那么，這個復位信號來自何處？難道我們做好的系統，每次上電后都要手動按一下reset按鈕么？
答案是否定的！這個復位信號其實是由特定的程序來產生的，系統每次上電，都會由該程序產生一個復位信號，從而避免了手動復位。
復位的方案很多，下面介紹一個簡單方案。
clk：50M時鐘輸入
rst_n：異步復位輸入
sys_rst_n：系統全局同步復位信號
第一個進程用來延時，當上電后，延時100ms，以保證FPGA內部達到穩定狀態；此時sys_rst_n始終為0，也就是系統時鐘處于復位狀態中；2.當100ms延時結束后，sys_rst_n與系統時鐘同步釋放，即sys_rst_n拉高，復位結束，系統開始正常工作。
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原文標題：流行的FPGA的上電復位
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