引言

隨著集成電路規(guī)模不斷擴(kuò)大，尤其是芯片系統(tǒng)集成技術(shù)的提出，對(duì)模擬集成電路基本模塊(如A／D、D／A轉(zhuǎn)換器、濾波器以及鎖相環(huán)等電路)提出了更高的精度和速度要求，這也就意味著系統(tǒng)對(duì)其中的基準(zhǔn)源模塊提出了更高的要求。

用于高速高精度ADC的片內(nèi)電壓基準(zhǔn)源不僅要滿足ADC精度和采樣速率的要求，并應(yīng)具有較低的溫度系數(shù)和較高的電源抑制比，此外，隨著低功耗和便攜的要求，ADC也在朝著低壓方向發(fā)展，相應(yīng)的基準(zhǔn)源也要滿足低電源電壓的要求。

本文分析了基準(zhǔn)源對(duì)流水線ADC精度的影響，并建立了相應(yīng)的模型，確定了高速高精度ADC對(duì)電壓基準(zhǔn)源的性能要求。給出了基于1.8 V的低電源電壓，并采用結(jié)構(gòu)簡(jiǎn)單的VBE非線性二階補(bǔ)償帶隙基準(zhǔn)源的核心電路，該補(bǔ)償方式可以實(shí)現(xiàn)較低的溫度系數(shù)，能滿足高速高精度ADC的要求。箝位運(yùn)放采用一種低噪聲兩級(jí)運(yùn)算放大器，該運(yùn)放可提供小于0.02 mV的失調(diào)電壓，因而保證了基準(zhǔn)源的補(bǔ)償精度。為了提高基準(zhǔn)源的電源抑制比，本文除采用常用的共源共柵電流鏡技術(shù)以外，還設(shè)計(jì)了一種簡(jiǎn)單有效的電源抑制比提高電路，從而使得基準(zhǔn)源的電源抑制比有了較大提高。

1 電壓基準(zhǔn)源影響的建模分析

在Pipelined ADC系統(tǒng)中，基準(zhǔn)源的主要作用是為子ADC提供比較電平，同時(shí)為MDAC提供殘差電壓。差分基準(zhǔn)電壓源發(fā)生偏移會(huì)導(dǎo)致子ADC比較電平和MDAC殘差電壓發(fā)生變化。而通過引入冗余位矯正技術(shù)可大大減小差分基準(zhǔn)電壓源所引起的比較電平變化對(duì)系統(tǒng)指標(biāo)造成的影響，但是，MDAC殘差電壓變化的影響卻無法消除，系統(tǒng)的轉(zhuǎn)移特性曲線仍將會(huì)發(fā)生變化，從而造成系統(tǒng)指標(biāo)下降。其中基準(zhǔn)電壓源的偏移主要于溫度和電源電壓的影響。

下面分析基準(zhǔn)電壓源溫度漂移特性對(duì)DNL的影響。一般情況下，實(shí)際相鄰輸出與理想相鄰輸出之間的偏差可以表示為：

對(duì)于首級(jí)精度為3.5位的12位ADC，在-40℃～85℃的溫度范圍內(nèi)，對(duì)溫度要求最嚴(yán)格的比較器一般要求基準(zhǔn)電壓源的最大溫漂不超過(7／8)Vdiff。

根據(jù)下列兩式：

可以得到DNL對(duì)基準(zhǔn)電壓源溫度系數(shù)的要求，即溫度系數(shù)TC≤6.84 ppm／℃。式中，VT0為室溫25℃時(shí)的基準(zhǔn)電壓值。

2電壓基準(zhǔn)源電路結(jié)構(gòu)設(shè)計(jì)

2.1 二階曲率補(bǔ)償技術(shù)

由前文分析可知，12位ADC系統(tǒng)要求溫度系數(shù)應(yīng)小于6.84ppm／K才能達(dá)到12位精度。傳統(tǒng)帶隙基準(zhǔn)源很難達(dá)到這個(gè)要求，因此，本文選用一種如圖1所示的二階曲率補(bǔ)償?shù)碾妷夯鶞?zhǔn)源結(jié)構(gòu)。

從(5)式可以看出，VBE與溫度并不是簡(jiǎn)單的線性關(guān)系，最后一項(xiàng)就是非線性項(xiàng)。其中η是與工藝相關(guān)的量。如果發(fā)射極電流是PTAT電流，那么α=1；如果發(fā)射極電流與溫度無關(guān)，則α=0。圖1中流入Q1、Q2的電流是PTAT電流，故有：

2.2 低噪聲箝位運(yùn)放的設(shè)計(jì)

在基準(zhǔn)源中，箝位運(yùn)放的主要作用是通過電流負(fù)反饋使與輸入端連接的結(jié)點(diǎn)的電壓強(qiáng)制相等，并且與電源電壓無關(guān)。可用運(yùn)放的輸出對(duì)電流源進(jìn)行適當(dāng)?shù)钠?，使其流過的電流與輸入電壓無關(guān)，從而使R的電流為PTAT電流。實(shí)際的運(yùn)放通常會(huì)存在失調(diào)電壓、有限增益以及運(yùn)放噪聲，這些都會(huì)對(duì)基準(zhǔn)電壓源的性能造成影響，由于基準(zhǔn)電壓源一般工作在低頻條件下，因此，對(duì)運(yùn)放的頻率特性要求不高。

本文在設(shè)計(jì)低噪聲箝位運(yùn)放的過程中，重點(diǎn)考慮了以下幾個(gè)因素：

(1)由于運(yùn)放的兩個(gè)輸入端基本為固定電位，不需要考慮動(dòng)態(tài)范圍，因此，運(yùn)放的設(shè)計(jì)不考慮共模輸入范圍；為了保證電路適用于低電源電壓場(chǎng)合，cascode結(jié)構(gòu)不再適合，因此，本文選用普通兩級(jí)運(yùn)放的設(shè)計(jì)方式；

(2)選用PMOS作為運(yùn)放的輸入級(jí)。因?yàn)镻MOS的載流子與空穴的遷移率比NMOS的電子遷移率低2～5倍，故可以較大的減小1／f噪聲。同時(shí)由于1／噪聲與MOS管的面積成反比，因此，輸入管的面積需要做的很大；

(3)為了使1／f噪聲最小化，負(fù)載晶體管的柵長(zhǎng)應(yīng)該比輸入管的柵長(zhǎng)更長(zhǎng)；

(4)減小箝位運(yùn)放的帶寬可以有效的減小熱噪聲的影響。

經(jīng)過仿真可以得到如圖2所示的低噪聲箝位運(yùn)放的頻率特性曲線，該曲線表明箝位運(yùn)放的開環(huán)增益為81dB，單位增益帶寬為139 MHz，相位裕度為61°，失調(diào)電壓為0.02 mV，可見該運(yùn)放能夠滿足系統(tǒng)要求。

2.3 提高電源抑制比的電路設(shè)計(jì)

帶隙基準(zhǔn)電路的電源電壓抑制比可以表示為：PSRR=∣(1-Add)／AV∣，其中AV為運(yùn)放的開環(huán)增益，Add為運(yùn)放的輸出與電源電Ndd之比。因此，為了提高PSRR，可以采取三種措施：一是增加運(yùn)放的開環(huán)增益Av；二是改進(jìn)電路結(jié)構(gòu)使運(yùn)放的Add趨近1；三是引入預(yù)校正技術(shù)，即通過一個(gè)反饋電路將電源電壓穩(wěn)定在Vreg，并由Vreg為基準(zhǔn)電路供電，以有效提高PSRR。

本文的電路結(jié)構(gòu)除采用共源共柵電流鏡技術(shù)外，所加入的電源抑制比提高電路還可使運(yùn)放的Add趨近1，從而大大提高基準(zhǔn)源的電源抑制比。

電源抑制比提高電路的具體結(jié)構(gòu)如圖3所示，它主要由M15，M16構(gòu)成。作為M16負(fù)載的M為二極管接法，具有低輸出阻抗，可在提高環(huán)路增益的同時(shí)，把電源紋波引入到環(huán)路中。由于以PMOS作為輸入管的兩級(jí)密勒補(bǔ)償運(yùn)放的PSR約為0，因此，Vg的PSR主要由PSR提高電路決定，具體表示為：

從上式可知，VG跟隨Vdd變化，使M23，M24的柵源電壓保持恒定，從而提高基準(zhǔn)電壓的PSR。

3 電路仿真

3.1 溫度系數(shù)的仿真

通過Hspice仿真軟件可對(duì)上述基準(zhǔn)源的整體電路進(jìn)行溫度系數(shù)仿真，圖4所示是其溫度系數(shù)仿真曲線，由圖可以看出，二階曲率補(bǔ)償技術(shù)可有效降低基準(zhǔn)源的溫度，在-40℃～125℃的溫度范圍內(nèi)，其電壓基準(zhǔn)輸出變化為0.26 mV，溫度系數(shù)為2.13 ppm／℃，完全可滿足12位100 MspsADC的系統(tǒng)要求。

3.2 PSRR的仿真

對(duì)比加入電源抑制比提高電路前后的電壓基準(zhǔn)源電路的電源抑制比仿真結(jié)果可以發(fā)現(xiàn)：沒有加入PSR提高電路的電壓基準(zhǔn)源的電源抑制比在低頻條件下可達(dá)到-72 dB，在100 kHz條件下為-62 dB；加入PSR提高電路后，電壓基準(zhǔn)源的電源抑制比達(dá)到-101dB，在100 kHz的條件下，仍然能夠達(dá)到-81 dB?？梢钥闯觯隤SR提高電路后，其PSR提高了29 dB。

4 結(jié)束語

本文對(duì)電壓基準(zhǔn)源引起的ADC系統(tǒng)的DNL誤差進(jìn)行了建模分析，提出了一種采用二階曲率補(bǔ)償技術(shù)的電壓基準(zhǔn)源電路，該電路運(yùn)用低噪聲兩級(jí)運(yùn)放進(jìn)行箝位，同時(shí)在采用共源共柵電流鏡技術(shù)的基礎(chǔ)上加入了PSR提高電路。通過在基于TSMC 1.8 V 0.18 μm標(biāo)準(zhǔn)CMOS工藝條件下的仿真結(jié)果表明，該電路的溫度系數(shù)為2.13 ppm／℃，電源抑制比在低頻條件下可達(dá)到-101 dB，可以滿足12位100 Msps ADC的系統(tǒng)要求。