引言

在數(shù)字通信系統(tǒng)中，發(fā)送端一般以一定數(shù)目的碼元組成一個個“字”或“句”,即組成一個個數(shù)據(jù)幀進行傳輸，因此幀是數(shù)據(jù)傳輸?shù)幕締挝弧２煌耐ㄐ畔到y(tǒng)具有不同的幀結(jié)構(gòu)。幀一般分為幀同步碼和數(shù)據(jù)兩部分，幀同步碼用于標(biāo)志幀的起始位置；數(shù)據(jù)則是需要傳輸?shù)挠行Тa元。幀同步碼組的插入方法主要有兩種：集中式插入法和間隔式插入法。集中式插入法就是在每幀的開頭集中插入幀同步碼組的方法；間隔式插入法則是將幀同步碼組分散插入到數(shù)據(jù)流中，即每隔一定數(shù)量的信息碼元插入一個幀同步碼元。本文主要提出一種集中式插入法幀同步的FPGA的設(shè)計方案。

一般來講，幀同步在位同步之后才能進行。雖然信號的頻率很容易由位同步信號經(jīng)過分頻得到，但是幀的起始和末尾時刻則無法由位同步信號分頻確定。幀同步的主要任務(wù)就是要獲取每個數(shù)據(jù)幀的起始及結(jié)束位置。隨著可編程邏輯器件的發(fā)展，采用FPGA實現(xiàn)幀同步等數(shù)字系統(tǒng)具有速度快、使用方便、可編程配置各種參數(shù)等一系列優(yōu)點，因而得到了越來越廣泛的應(yīng)用。

1 集中式插入法幀同步的原理及流程

1.1 集中式插入法幀總體結(jié)構(gòu)

集中式插入法是指在每幀數(shù)據(jù)的開始位置集中插入幀同步碼序列的方法。在這種同步傳輸方式中，被傳輸?shù)臄?shù)據(jù)比特被編成幀，每幀包括多個數(shù)據(jù)，幀的首部加一個幀同步碼組（也稱為幀的標(biāo)志字），記作U,其長度為M（單位：b），幀內(nèi)的數(shù)據(jù)比特數(shù)為D.接收端對接收的比特流進行搜索，一旦檢測到標(biāo)志字U,就知道了一幀數(shù)據(jù)的開始，并據(jù)此對幀內(nèi)的數(shù)據(jù)進行分組處理，以此建立起同步傳輸機制。集中式插入法的數(shù)據(jù)幀格式如圖1所示。

顯然，幀同步碼組必須滿足一定的條件：首先，同步碼組要求盡量與所要傳輸?shù)臄?shù)據(jù)不同，以免將數(shù)據(jù)誤認為是同步碼組；其次要求幀同步碼組具有尖銳單峰的自相關(guān)特性，以便于接收端進行正確檢測；第三個要求是長度不能太長，以免占用過多的信道資源。目前常用的幀同步碼組主要有廣義巴克（Barker）碼序列，一些系統(tǒng)也使用具有偽隨機特性的m序列作為同步碼組。

1.2 幀同步的幾種狀態(tài)

根據(jù)幀同步搜索的原理，在幀同步搜索過程中顯然存在假鎖的可能性（也稱虛警概率），因為數(shù)據(jù)比特所構(gòu)成的碼序列，或部分的標(biāo)志字與部分的數(shù)據(jù)比特所構(gòu)成的長度為M 的碼序列也有可能滿足檢測條件，而被誤認為U.因此，為了提高幀同步系統(tǒng)的性能（減小假鎖的概率，鎖定后盡量增加同步的穩(wěn)定性），工程上通常通過增加同步流程的復(fù)雜性來實現(xiàn)改善性能的目的。一般來講，將幀同步的過程分為三個狀態(tài)：搜索態(tài)、校核態(tài)和同步態(tài)，其狀態(tài)轉(zhuǎn)移圖如圖2所示。

搜索態(tài)：在數(shù)據(jù)接收的起始時刻，或幀校核時出現(xiàn)未同步幀，或同步態(tài)時發(fā)現(xiàn)有多個連續(xù)幀未同步時轉(zhuǎn)入搜索態(tài)。搜索態(tài)下，程序在數(shù)據(jù)流中持續(xù)搜索幀同步碼，當(dāng)從接收到的比特流中找到幀同步碼時，表明已搜索到了一個同步幀頭，此時輸出一個脈沖信號，系統(tǒng)可進入校核態(tài)。

校核態(tài)：若連續(xù)經(jīng)過N 幀同步碼確認搜索態(tài)中找到的幀頭正確，則系統(tǒng)可立即轉(zhuǎn)入同步狀態(tài)；否則說明存在假同步，需要返回搜索態(tài)重新對幀同步碼進行搜索。由首次搜索到幀同步頭到進入同步態(tài)的N 幀時間叫做后方保護時間。

同步態(tài)：幀同步系統(tǒng)處于同步狀態(tài)時，若沒有出現(xiàn)連續(xù)M 幀數(shù)據(jù)未同步，則保持在同步狀態(tài)。考慮到接收的數(shù)據(jù)流中可能受外界干擾而存在誤碼，在同步狀態(tài)中只有連續(xù)M 幀丟失同步碼才進入失步狀態(tài)，并返回搜索態(tài)，這個M 幀的時間叫做前方保護時間。

2 幀同步系統(tǒng)的VHDL設(shè)計與仿真

2.1 總體結(jié)構(gòu)設(shè)計

根據(jù)實例需求，幀同步碼組長度（LenCode）、幀同步碼組（FrameCode）、容錯位數(shù)（ErrorNum）、幀長（Len-Frame）、校核態(tài)校核幀數(shù)（CheckNum）以及同步態(tài)校核幀數(shù)（SyncNum）均以常量的形式設(shè)置，便于VHDL程序中修改同步參數(shù)。系統(tǒng)數(shù)據(jù)速率及時鐘頻率為50 MHz.

根據(jù)圖2所示的結(jié)構(gòu)，很容易想到采用狀態(tài)機的設(shè)計方法來實現(xiàn)同步系統(tǒng)。不論是采用狀態(tài)機方式，或原理圖方式進行VHDL程序設(shè)計，最終均可以轉(zhuǎn)換成VHDL代碼的形式。顯然，直接采用編寫VHDL代碼的形式，更利于程序的修改及升級維護。因此，本文完全采用代碼編寫方式來進行程序設(shè)計。

圖2是一個典型的狀態(tài)轉(zhuǎn)移圖，可以將轉(zhuǎn)移條件看作狀態(tài)之間的信號接口。整個幀同步系統(tǒng)可以劃分為搜索狀態(tài)模塊（Search）、校核狀態(tài)模塊（Check）及同步狀態(tài)模塊（Sync）。除了上電后啟動搜索狀態(tài)之外，當(dāng)校核未通過（CheckNum 幀內(nèi)有一個校核幀未同步）或同步態(tài)失鎖（連續(xù)SyncNum 幀未同步）時也需啟動搜索狀態(tài)，因此搜索狀態(tài)的啟動信號有復(fù)位信號（rst）、校核態(tài)重搜索信號（Research_check）和同步態(tài)重搜索信號（Research_sync）；校核態(tài)的啟動信號僅來自于搜索態(tài)（search_over），即只有當(dāng)搜索到幀同步碼后才能轉(zhuǎn)入校核態(tài)，如果校核通過則送出校核完成信號（check_over），校核未通過則送出重新搜索信號（Research_check）；同步態(tài)的啟動信號僅來自于校核態(tài)（check_over），只有校核通過后才能進入同步狀態(tài)。進入同步態(tài)后，持續(xù)對同步碼組進行檢測，當(dāng)檢測到重新失鎖后送出Research_sync,重新啟動搜索狀態(tài)。圖3為幀同步系統(tǒng)頂層VHDL程序文件采用Synplify Pro綜合后的RTL原理圖。

2.2 搜索模塊的VHDL設(shè)計與仿真

搜索模塊的對外接口如圖3所示。其中，CLK_BitSync及Data_in分別為位同步時鐘信號和輸入數(shù)據(jù)；Data_out為經(jīng)2個時鐘周期延時后的比特流數(shù)據(jù)。對輸入數(shù)據(jù)的延時處理，是為了補償產(chǎn)生search_over 時的處理時延，以便于脈沖信號search_over 與最后一位幀同步碼對齊。

搜索輸入比特流中的幀同步碼組，首先需要將輸入數(shù)據(jù)送入移位寄存器（Regdin）中，而后將Regdin中的數(shù)據(jù)與幀同步碼組相比即可。程序中將多路啟動信號（rst、Research_check、Research_sync）取或后，作為異步復(fù)位信號，用于啟動一次搜索過程。搜索過程中，采用for循環(huán)對寄存器Regdin 與同步碼組進行比較，通過逐位比較，每發(fā)現(xiàn)1 b不相同，則計數(shù)加1,計算出兩者之間的漢明距離。計算完漢明距離后，判斷是否大于容錯門限ErrorNum,如大于容錯門限則繼續(xù)搜索，否則輸出同步脈沖search_over,并停止搜索。

圖4為搜索模塊的Modelsim仿真波形。其中，幀同步碼長度LenCode=7, 幀同步碼FrameCode=“1011000”,容錯門限ErrorNum=1.可以看出，復(fù)位后首先搜索到一次幀同步碼組；當(dāng)Research_check為高電平，啟動另一次搜索過程，比特流中搜索到“1001000（ErrorNum=1）”時，此時容錯位數(shù)設(shè)置為1,因此輸出同脈沖search_over,并停止搜索過程，即使后續(xù)比特流中出現(xiàn)了“1011001（ErrorNum=1）”,仍然不輸出同步脈沖。

2.3 校核模塊的VHDL設(shè)計與仿真

為便于程序編寫，校核模塊主要由Check_Ce 進程和Checking 進程組成。Check_Ce 進程用于檢測search_over信號，檢測到信號出現(xiàn)高電平后，產(chǎn)生長度為CheckNum 幀數(shù)據(jù)的高電平允許信號CheckCe,并通過計數(shù)器Number 來標(biāo)識每幀中數(shù)據(jù)及同步碼組的位置。產(chǎn)生了CheckCe及Number信號后，Checking進程只需在CheckCe信號為高電平的范圍內(nèi)對同步碼組進行校核即可。校核完成后，需要使check_over（連續(xù)CheckNum幀均同步）或research_check（CheckNum幀內(nèi)有一幀未同步）信號產(chǎn)生一個高電平脈沖。幀校核的方法與搜索同步碼組的方法類似，即通過漢明距離來判斷是否同步。將校核態(tài)分成Check_Ce進程和Checking進程來分別進行實現(xiàn)，則每個進程的功能劃分更為簡單，編程實現(xiàn)時也相對容易得多。

圖5 是校核模塊的Modelsim 仿真波形。其中，幀長度LenFrame=16,校核幀數(shù)CheckNum=2,容錯門限ErrorNum=0,其余參數(shù)與搜索模塊相同。從波形上很容易看出，當(dāng)search_over第一次出現(xiàn)高電平時，其后連續(xù)兩組同步碼均為“1011000（ErrorNum=0）”;當(dāng)search_over第二次出現(xiàn)高電平時，其后第一組同步碼為“1001000（ErrorNum=1）”,第二組同步碼為“1011000（ErrorNum=0）”.因此第一次幀校核順利通過，校核完成后check_over輸出一個高電平脈沖，research_check保持為低電平；第二次校核未通過，校核完成后research_check輸出一個高電平脈沖，check_over保持為低電平。

2.4 同步模塊的VHDL設(shè)計與仿真

為了簡化設(shè)計，將同步狀態(tài)分為三個進程來完成，即計數(shù)器進程（Counter）、幀校驗進程（FrameChecking）和同步校驗進程（SyncChecking）。Counter 進程用于產(chǎn)生幀內(nèi)數(shù)據(jù)位置的計數(shù)，當(dāng)檢測到check_over 信號為高電平時，重新開始以幀周期（LenFrame）循環(huán)計數(shù)；FrameChecking 進程用于產(chǎn)生幀起始位置的同步脈沖，且高電平脈沖與同步碼的最后1 b對齊，該進程首先需要對同步碼組進行校核，如校核通過，則在同步碼位置處產(chǎn)生一個高電平脈沖FramePosition,如果校驗未通過，則在同步碼位置不產(chǎn)生高電平脈沖；SyncChecking進程通過判斷FramePosition 來確定系統(tǒng)是否處于同步狀態(tài)，即只需判斷FramePosition是否連續(xù)在同步碼組的位置出現(xiàn)低電平，如連續(xù)出現(xiàn)SyncNum 次低電平，則判斷為失鎖，否則繼續(xù)維持同步狀態(tài)。

圖6 是同步模塊的Modelsim 仿真波形。其中同步態(tài)校核幀數(shù)SyncNum=2,其他參數(shù)與校核態(tài)相同。從圖中可以看出，當(dāng)檢測到check_over為高電平時，計數(shù)器Number開始以周期為幀長LenFrame=16循環(huán)計數(shù)。當(dāng)check_over 出現(xiàn)高電平時，其后連續(xù)4 組同步碼為“1011000（ErrorNum=0）”,“1001000（ErrorNum=1）”,“1001000（ErrorNum=1）”,“1001000（ErrorNum=1）”.由于此時設(shè)置的容錯門限ErrorNum=0,因此第一幀同步碼校核通過，輸出了同步脈沖FramePosition,此后出現(xiàn)連續(xù)3 個校核未通過的數(shù)據(jù)幀。同步狀態(tài)信號State_Sync 高電平狀態(tài)持續(xù)維持了2 幀數(shù)據(jù)的長度，而后停止同步狀態(tài)，輸出失步信號research_sync,用于啟動搜索過程。

3 幀同步系統(tǒng)的FPGA實現(xiàn)及仿真

本實例的目標(biāo)器件為XC3S200-4FT200,FPGA實現(xiàn)后，查找表資源（LUTs）占用了484 個（12%），全局時鐘資源（GCLKs）占用了1個（12%）。最高系統(tǒng)時鐘頻率（Maximum frequency）可達54.81 MHz.圖7 是幀同步系統(tǒng)的Modelsim 仿真波形。其中，各模塊的容錯門限ErrorNum均為0,其他同步參數(shù)不變。

圖7 實際上對幀同步系統(tǒng)的搜索、校核、校核未通過、失步、重新搜索、重新同步等過程進行了完整的仿真測試。

4 結(jié)語

本方案是基于模塊化設(shè)計思想，采用VHDL語言對幀同步系統(tǒng)進行設(shè)計實現(xiàn)，有利于程序的移置及維護。方案設(shè)計的關(guān)鍵在于理解各模塊之間的信號接口關(guān)系及時序關(guān)系。在模塊設(shè)計時，通過進一步合理劃分模塊內(nèi)部的結(jié)構(gòu)，可以更好地理清程序思路并提高設(shè)計方案的效率。最后利用Modelsim 6.0軟件進行了仿真測試。仿真結(jié)果表明，該方案中設(shè)計的同步系統(tǒng)工作穩(wěn)定，滿足性能要求。