上篇文章我們講了時(shí)鐘信號(hào)的幾個(gè)重要參數(shù)，今天我們簡(jiǎn)單講一下在設(shè)計(jì)中最常用到的幾種時(shí)鐘信號(hào)產(chǎn)生的方法，由于篇幅限制，我們不對(duì)具體的原理進(jìn)行講述，有興趣的朋友可以在網(wǎng)上搜索相應(yīng)的文章進(jìn)行深入了解，另外對(duì)于簡(jiǎn)單的555、8038等振蕩電路，以及復(fù)雜的通信中用到的時(shí)鐘產(chǎn)生電路也不涉及。

石英晶體和石英晶振

毫無疑問，這是每個(gè)硬件工程師接觸的最頻繁的兩種器件，幾乎每個(gè)工程師的器件柜里都應(yīng)該有的器件，只要你用處理器，無論是8位的8051還是32位的ARM器件，總有至少兩個(gè)兩個(gè)管腳等著你放一顆晶體（下圖左側(cè)的器件）和倆幾十pF的電容，這樣MCU的心臟才能跳動(dòng)起來，也才能夠在時(shí)鐘脈沖（像人身體的脈搏）的驅(qū)動(dòng)下去執(zhí)行一條條的指令。

石英晶體（Crystal）和晶振（crystal oscillator）

大家要注意的是左側(cè)的叫晶體（Crystal，也有人叫無源晶振，只有2個(gè)對(duì)稱的管腳），里面的核心是一片薄薄的、具有壓電效應(yīng)的石英（比較便宜，且機(jī)械結(jié)構(gòu)比較可靠）片，該石英片的厚度決定了振蕩器的振蕩頻率，因此其厚度不可能無限制的薄，也就意味著石英晶體的振蕩頻率不可能無限制的高，一般在市場(chǎng)上很難買到30MHz以上的晶體，雖然有的公司能夠提供到66MHz的晶體，但價(jià)格會(huì)非常的貴，因?yàn)橐懈畛鋈绱烁哳l率對(duì)應(yīng)的薄石英片的成本會(huì)更高（良率比較低）。

但，你卻很容易買到右側(cè)的80MHz、100MHz的晶振（Crystal Oscillator，有人叫有源晶振，有4個(gè)管腳 - 電源、地、輸出、輸出使能或空），為何？因?yàn)橛性淳д癖举|(zhì)上是個(gè)內(nèi)部封裝了石英晶體、振蕩電路、輸出電平調(diào)節(jié)電路的模塊，其振蕩電路可以振蕩在晶體的3x、5x乃至7x的諧波上，也被稱為“泛音振蕩器”，并能夠滿足你需要的電平。

用晶體+反相器構(gòu)成的振蕩器電路

石英晶體/晶振相比LC、RC、RLC振蕩電路具有非常高的Q值，也就是非常高的精度和頻率穩(wěn)定度。我們小時(shí)候家里墻上掛的表（以及帶的手表）都是機(jī)械的，校準(zhǔn)后跑幾天能差出好幾分鐘去，后來有了“石英鐘（以及石英表）”，跑一年依然誤差在一分鐘以內(nèi)，當(dāng)時(shí)覺得非常神奇。原因就是石英的精準(zhǔn)度和穩(wěn)定度非常之高，當(dāng)然有的石英表買回來就不準(zhǔn)，你可以直接扔掉，原因就是它用的晶振振蕩電路的時(shí)鐘頻點(diǎn)偏移了，也就永遠(yuǎn)調(diào)整不回來了。

下圖是最常見的MCU的時(shí)鐘電路。

MCU、FPGA等數(shù)字器件振蕩電路的典型工作方式

有的低功耗MCU器件除了正常工作需要的比較高的時(shí)鐘外，還有一個(gè)很低頻率的時(shí)鐘電路（比如下圖中用于實(shí)時(shí)時(shí)鐘的32.768KHz），能夠在系統(tǒng)休眠（主時(shí)鐘驅(qū)動(dòng)的電路不工作）的情況下保持局部電路的工作。

具有兩個(gè)晶振時(shí)鐘的MCU

如果你電路板上有多個(gè)需要時(shí)鐘的數(shù)字器件，有時(shí)候可以共享一個(gè)時(shí)鐘源，例如MCU器件可以外部通過直接連接的晶體產(chǎn)生內(nèi)部時(shí)鐘，也可以將外部已經(jīng)工作的時(shí)鐘信號(hào)輸入到X1（有的器件叫OSC1），在X2管腳上可以測(cè)量到反相的時(shí)鐘輸出，這個(gè)信號(hào)也可以用于其它器件的時(shí)鐘源，前提是該時(shí)鐘的頻率滿足其它器件的要求。

MCU可以使用無源的晶體也可以使用有源的晶振或其它外部時(shí)鐘源

就如同電阻、電容一樣，晶體、晶振也有各種不同但相對(duì)常用的一些頻率的器件，比如用于實(shí)時(shí)時(shí)鐘（通過分頻）的32.768KHz、異步串行通信的11.0592MHz、用于USB的12MHz等。雖然很多系統(tǒng)對(duì)時(shí)鐘的精確頻率并沒有要求，但選用的時(shí)候還是要根據(jù)系統(tǒng)中要支持的功能，尤其是一些外設(shè)來選擇一個(gè)最合適的頻率點(diǎn)，當(dāng)然也要能夠以正常的價(jià)格購買得到。

非精準(zhǔn)時(shí)鐘需求的RC振蕩器

晶體、晶振具有高Q值和高輸出能力，適用于抖動(dòng)必須極低的應(yīng)用，可以實(shí)現(xiàn)100飛秒的相位噪聲（在傳統(tǒng)的12kHz至20MHz帶寬內(nèi)測(cè)量），但其缺點(diǎn)就是它像電感一樣不能夠集成在器件的內(nèi)部，在今天強(qiáng)調(diào)系統(tǒng)成本要低、PCB板上空間趨于越來越緊湊的情況下，器件內(nèi)部集成非晶振的振蕩電路在某些應(yīng)用場(chǎng)景下就非常有意義。比如有的MCU、數(shù)字通信器件通常內(nèi)置了RC相移振蕩器用于非精密要求的時(shí)鐘產(chǎn)生，生成的時(shí)鐘頻率取決于內(nèi)部集成的R、C值，這種振蕩器具有大約1％的精度而且抖動(dòng)比較高，適用于轉(zhuǎn)換時(shí)序不重要的應(yīng)用，例如為MCU計(jì)時(shí)和驅(qū)動(dòng)簡(jiǎn)單的七段LCD，也可以用于實(shí)現(xiàn)高達(dá)幾Mbps、時(shí)序容差達(dá)到幾百ns的UART通信、低速/全速的USB數(shù)據(jù)通信等。

CP2102內(nèi)部有48MHz振蕩器，不需要外接時(shí)鐘產(chǎn)生電路

MEMS時(shí)鐘振蕩器：

近幾年還有一種替代石英晶體振蕩器的器件 - MEMS（微機(jī)電）振蕩器被廣泛使用，它可以在擴(kuò)展溫度下工作，頻率非常穩(wěn)定，具有極高的可靠性，抗沖擊和振動(dòng)，體積也可以做的非常小，接近1平方毫米。由于其結(jié)構(gòu)的不同，MEMS時(shí)鐘可以在出廠的時(shí)候通過編程生成不同頻率的器件，相對(duì)于晶振要靈活多了。MEMS振蕩器具有高Q值，輸出較低至500飛秒的相位噪聲，它被廣泛用于網(wǎng)絡(luò)設(shè)備中。

MEMS振蕩器內(nèi)部構(gòu)成

SiTime就是一家以生產(chǎn)MEMS時(shí)鐘器件為主的高科技公司

用PLL+晶振產(chǎn)生更高頻率的時(shí)鐘信號(hào)

石英晶體、晶振能夠產(chǎn)生的頻率比較低（能到100MHz已經(jīng)不錯(cuò)了），而且頻率很固定，如果在系統(tǒng)中需要非常高的頻率（今天我們通信中常用的5.8GHz、CPU常用的1.8GHz是如何實(shí)現(xiàn)的？）而且在滿足信號(hào)精度、穩(wěn)定性的情況下，頻率還可以非常方便地調(diào)節(jié)，如何才能實(shí)現(xiàn)？-- 鎖相環(huán)PLL。

下圖是PLL的方框圖，細(xì)節(jié)不講，有興趣的自己去補(bǔ)，在這里只是告訴大家，PLL是基于一個(gè)外部的晶振時(shí)鐘，能夠先對(duì)晶振進(jìn)行整數(shù)倍R分頻處理，作為PLL內(nèi)部的基準(zhǔn)時(shí)鐘，內(nèi)部的環(huán)路可以對(duì)這個(gè)基準(zhǔn)時(shí)鐘進(jìn)行N倍的倍頻，因此可以得到外接晶振頻率F的N/R倍的頻率。

鎖相環(huán)PLL的工作原理框圖

PLL不僅被廣泛用在通信系統(tǒng)中產(chǎn)生方便調(diào)節(jié)的不同頻點(diǎn)的高頻率本振信號(hào)（LO），還被廣泛用在處理器、FPGA、通信器件中用于生成器件內(nèi)部的高速時(shí)鐘。

USB接口芯片的時(shí)鐘產(chǎn)生及內(nèi)部PLL

DDS生成任意頻率的時(shí)鐘信號(hào)

如果你不需要非常高的頻率，要求頻率靈活可調(diào)，而且調(diào)節(jié)精度需要非常的高（比如數(shù)字收音機(jī)中），如何實(shí)現(xiàn)實(shí)現(xiàn)？有一種方法叫DDS（直接數(shù)字合成）可以來幫到你，它的優(yōu)點(diǎn)就是只要你有一個(gè)主時(shí)鐘，就可以產(chǎn)生任意頻率點(diǎn)的時(shí)鐘信號(hào)，而且頻率點(diǎn)可以非常高精度地調(diào)節(jié)。

DDS工作原理框圖

ADI公司（www.analog.com）有一系列的DDS芯片滿足不同頻率段的要求，如經(jīng)典的AD9850（125MHz主時(shí)鐘）、AD9832（25MHz主時(shí)鐘）等等；如果你板子上有FPGA，也可以通過FPGA的邏輯來自己實(shí)現(xiàn)。再配合FPGA內(nèi)部的PLL（小腳丫FPGA用的器件可以工作在內(nèi)部400MHz主時(shí)鐘）就可以實(shí)現(xiàn)更高頻任意頻率時(shí)鐘的產(chǎn)生了。（我們春節(jié)后會(huì)在摩爾吧上線一個(gè)專門講述通過DDS生成任意信號(hào)的在線課程，敬請(qǐng)大家關(guān)注）

下圖是目前的FPGA器件常用的時(shí)鐘產(chǎn)生方式，外部提供低速的晶振時(shí)鐘（如果是全局時(shí)鐘，需要連接到指定的幾根管腳上），內(nèi)部的PLL就可以通過配置參數(shù)得到不同頻率的高頻率時(shí)鐘。

FPGA內(nèi)部高頻率時(shí)鐘的生成

通過可編程邏輯實(shí)現(xiàn)整數(shù)倍分頻

在可編程邏輯/FPGA中會(huì)用到各種頻率的時(shí)鐘，而這些時(shí)鐘都來自一個(gè)祖宗 - 主時(shí)鐘，如何通過簡(jiǎn)單的邏輯得到不同頻率的時(shí)鐘信號(hào)，并且滿足需要的相位關(guān)系是FPGA學(xué)習(xí)者必須要掌握的一項(xiàng)基本技能。在我們小腳丫FPGA的公眾號(hào)文章中有專門的介紹并附有Verilog的源代碼，可以自己去查閱。也可以點(diǎn)擊左下角的閱讀原文，到小腳丫FPGA的Wiki系統(tǒng)中去查找。

Enjoy！