簡介

現代FPGA是有史以來最復雜的集成電路之一，它們采用最先進的晶體管技術和頂尖的架構，以實現令人難以置信的靈活性和最高的性能。隨著時間的推移和技術的進步，這種復雜性決定了，在用FPGA設計和實現系統時，需要做出某些妥協。這一點在電源中最為明顯，FPGA每次更新換代，電源都要提高精度、靈活性、可控性、效率和故障感知能力，還要減小體積。

在本文中，我們將專門討論針對Altera? Arria 10 FPGA的部分約束性規格以及這些規格對電源設計的影響。然后，我們將討論最佳供電解決方案，討論如何運用ADI公司的整套電源系統管理(PSM)IC（包括LTC3887, LTC2977 和 LTM4677），成功地達到規格要求，使FPGA實現最佳的效率、速度和功率水平。

FPGA電源要求（解讀數據手冊）

工程師應該將大部分時間用于編程——他們不希望花費時間和精力去考慮如何設計合適的電源。實際上，最佳供電方案就是采用一種既能滿足項目當前需求，又能達到項目升級發展需求的，強大、靈活且行之有效的設計方案。在此，我們將仔細考察一些重要的電源規格及其含義。

電壓精度

內核電源電壓是平衡FPGA功耗和性能的、最重要的關鍵要素之一。規格文檔給出了一系列可接受的電壓，但總的電壓范圍并不是問題的全部。與所有事物一樣，需要進行權衡和優化。

表1是當下流行的Altera Arria 10 FPGA 1的內核電壓規格示例。雖然這些數字是Arria 10特有的數據，但它們代表了其他FPGA內核電壓要求。電壓范圍為標稱電壓另加±3.3％的容差。在此電壓窗口內，FPGA會正常運行，但問題的全貌要復雜得多。

注意標有"SmartVID"的行，其電壓范圍為0.82 V至0.93 V。這表示，當FPGA通過SmartVID 2接口（詳見后文）請求自身的內核電壓時，FPGA可以接受的各種電壓。該SmartVID規格表明了有關FPGA的一個基本事實：FPGA可以在不同電壓下運行，具體取決于其特定的制造容差以及采用的特定邏輯設計。FPGA的靜態電壓可能各不相同。電源必須具備響應和適應能力。

設計目標是產生恰好能滿足編程功能需求的性能水平，不消耗不必要的功率。根據半導體的物理特性以及Altera、Xilinx?（圖1）和其他公司公布的數據可知，動態和靜態功率會隨著內核V DD的增加而顯著提高，因此我們的目標是確保，給FPGA提供的電壓剛好達到其時序要求即可。功耗過大無助于提高性能。實際上，功耗過多會使情況變得更糟，因為晶體管泄漏電流隨著溫度的升高而增加，從而消耗更多不必要的功率。由于這些原因，當務之急是優化設計和工作點的電壓。

這種優化過程需要非常精確的電源才能獲得成功。必須將調節器誤差納入誤差預算，并從可用于優化的可用電壓范圍中減去。如果內核電壓降至要求電壓以下，則FPGA可能因時序錯誤而發生故障。如果內核電壓漂移至最大規格值以上，結果可能會損壞FPGA，或者可能會在邏輯中形成保持時間故障。為了防止所有這些情況，必須考慮電源容差范圍，并且指令電壓必須保持在規格限值以內。

問題是大多數電源調節器都不夠準確。調節電壓可能是指令電壓容差范圍內的任何電壓，可能隨負載條件、溫度和老化而漂移。保證±2％容差的電源可以在4％的電壓窗口內任意調節電壓。為了補償電壓可能比下限值低2％的問題，必須將指令電壓提高到比時序要求2％的水平。如果調節器然后漂移到比指令電壓高2％的水平，它將在比該工作點所需的最小電壓高4％的水平運行。這仍然符合FPGA的指定電壓要求，但卻浪費了大量功率（圖2）。

解決辦法是選擇能支持更嚴格的電壓容差的電源調節器。容差為±0.5％的調節器可以在要求工作頻率下，在更接近最小規格要求的范圍內工作，并且保證與所需電壓的偏離幅度小于1％。這種情況下，FPGA會正常工作，并且其功耗將達到該工作條件下的最低水平。

LTC388x系列電源控制器可在較寬的可配置電壓范圍內，保證調節輸出電壓容差優于±0.5％。LTC297x系列電源系統管理器可保證調整后的電壓調節器容差優于±0.25％。在這些精度條件下，對于FPGA，顯然都能使其功耗與性能之間達到最佳平衡。

熱管理

就電源精度而言，一個更微妙的意義體現在熱預算當中。由于靜態功耗遠遠沒有達到可以忽略不計的程度，因此FPGA即使在無所事事的情況下也會升溫。溫度升高會導致更多的靜態功耗，從而進一步提高工作溫度（圖3）。向電源添加不必要的電壓只會使該問題變得更加糟糕。不準確的電源需要工作電壓保護段，確保有足夠的電壓來完成此項工作。由容差、系統組件變化和工作溫度的變化引起的電源電壓不確定性可能產生明顯高于所需最小值的電壓。當施加到FPGA時，這種額外的電壓可能導致熱效應，甚至可能在高處理負載下導致熱失控。

補救措施是選擇一種非常精確的電源，該電源僅產生恰當且不超過必要的電壓，這正是ADI電源系統管理(PSM)器件所擅長的。

SmartVID

SmartVID是Altera公司出品的一種技術，該技術用于按照FPGA本身的要求，為每個FPGA提供最佳電壓。FPGA內部有一個寄存器，其中包含一個因器件而異的電壓（已在出廠中編程），可保證FPGA高效運行。FPGA內部編譯的一項IP功能可以讀取該寄存器，并通過外部總線向電源發出請求，要求提供這個精確的電壓（圖4）。一旦達到電壓要求，它就會在運行期間保持靜止。

SmartVID應用對電源的要求包括特定的總線協議、電壓精度和速度。總線協議是FPGA用于將其所需電壓傳送到功率調節器的幾種方法之一。在可用的方法中，PMBus最為靈活，因為它可以滿足最廣泛的電源管理IC的需求。SmartVID IP使用兩個PMBus指令：VOUT_MODE和VOUT_COMMAND，用于命令符合PMBus標準的功率調節器達到正確的電壓。

調節器的電壓精度和速度要求包括自主引導電壓（在PMBus激活之前），能每10毫秒接受一個新電壓指令，在電壓調整階段每10毫秒能步進10 mV，并且能在10毫秒的步進時間內穩定在目標電壓30 mV(~3%)范圍內，最終升至指令電壓并在FPGA工作期間保持靜止。

雖然Altera使用的是SmartVID技術，但業界使用的其他類似技術也可以完成相同的任務。一種最簡單的方法是在工廠測試每塊電路板，并在電源的非易失性存儲器中編程一個精確的電壓，優化該特定電路板的性能。使用該技術時，不需要進一步干預，電源就能在正確的電壓下工作。這是搭載EEPROM的電源管理器或控制器的優點之一。

LTC388x系列電源控制器可滿足Altera SmartVID的所有要求。此外，LTM4675/LTM4676/LTM4677 μModule調節器可以輕松滿足這些要求，而且通過單一緊湊的形式提供了完整的解決方案。

時序收斂

任何邏輯模塊的計算速度均取決于其電源電壓。在限值范圍內，電壓越高，性能越快。我們已經看到，為什么不能采用簡單的辦法，即在最高電壓下運行，保證獲得最佳速度。另一方面，我們必須使工作電壓足夠高，能滿足應用需求，如圖5所示。

圖5的一個重要啟示是，當特定設計達不到其邏輯時序要求并處于故障區域時可以采取哪些措施。通常，在將設計轉化成硬件之前，很難準確定義正常工作與故障之間的界限，也無法預先確定它將在哪個特定電壓下超過時序要求。唯一的選擇是提前確定一個遠高于最小值的電壓，以浪費功率為代價來保證功能；或者設計一種靈活的電源，以在測試時適應硬件需求，甚至在采用SmartVID技術的情況下，能在加電時適應硬件需求。適應未知需求的能力使得ADI PSM器件的精度更具價值，因為FPGA設計師可以在實際設計階段和任何開發階段在功耗與性能之間進行權衡。

電源定序101

在摩爾定律的驅動下，現代FPGA中的晶體管不斷縮小，迫使我們在使用這些微小的晶體管時進行權衡，這些晶體管又快又小，同時也更加脆弱。一塊芯片包含數億個晶體管，我們必須將它分割成可以設計并獨立管理的內核段、模塊段和隔斷。這些考慮因素造就了具有許多電源域的FPGA。最近的一些FPGA有十幾個需要妥善管理的電源。在電壓、電流、紋波和噪聲以外，還包括啟動、關斷和故障條件期間的序列順序。

最新的FPGA規格針對啟動和關斷電源時的序列順序提出了特定的要求。Xilinx和Altera都建議采用特定的順序和時序，確保FPGA正常復位，保持最小的電流消耗，并在電源轉換期間將I/O保持在正確的三態配置下。考慮到每個FPGA涉及到的電源數量，定序任務可謂相當復雜。

Altera Arria 10的技術規格將電源分為三個序列組（1、2、3），并要求它們按升序排列為1、2、3，然后按相反的順序降序排列：3、2、13。

類似地，Xilinx針對Virtex UltraScale FPGA升序序列的建議為：VCCINT/VCCINT_IO、VCCBRAM、VCCAUX/VCCAUX_IO和VCCO。降序序列與升序順序4相反。

這些只是眾多FPGA中的兩種。幾乎每個現代FPGA系統都有多個電源軌，最明顯的一個問題是，它們應以何種順序打開和關閉？即使沒有明確的定序要求，也有充分的理由，強制以確定性的序列來執行事件。以下是一些可用的設計選項。

無定序方案：讓電源自行升降。可能會出現什么問題？

硬件級聯定序方案：以硬接方式連接每個上升電源，以使能下一個電源。這種方式僅在電源上升時有效。

基于CPLD的定序方案：使用可編程邏輯創建自定義解決方案。該方案非常靈活，設計師要承擔全部挑戰。

基于事件的定序方案：基于事件的定序方案與級聯定序方案類似，但更加靈活一些，因為該方案可上可下。專用的序列器IC能支持編程，還能處理許多故障情況和極端情況。

基于時間的定序方案：基于時間的定序方案在指定時間觸發各個事件。結合全面的故障管理方案，基于時間的序列器可以確保靈活性、確定性和安全性。

以下各節將更加詳細地探討這些方案。

無定序方案

可以打開電源系統，而不進行任何管理。當主電源可用或ON開關激活時，調節器開始調節。斷電或ON開關關閉時，調節器停止調節。當然，這種方法有很多問題，有些問題更加明顯。

缺乏時間確定性可能在系統中造成各種影響。首先，會對靈敏度很高的FPGA造成壓力。這可能會導致直接的災難性故障，或者可能導致過早老化，從而致使性能下降。兩種情況均非善果。還可能導致不可預測的上電復位行為或上電時不確定的邏輯狀態，從而使系統穩定性成為問題并且難以調試。在該方案中，故障檢測和響應、能量管理和調試支持等問題完全沒有得到解答。一般來說，回避電源定序定會引發災難。

級聯定序

一種條理性略強的定序方法是如圖7所示經典PGOOD至RUN硬連線式級聯方案。這就像多米諾骨牌掉落一樣：每張骨牌依次觸碰下一張，這保證了按序推進。該技術具有簡單的優點。不幸的是，它也有缺點。雖然該方案能有效地升序定序電源系統，但不能逆序（或是任何其他順序）運行，不支持降序定序。只能有一個序列順序。此外，在不確定的運行條件下，該方案不能有效地處理故障或管理能量。該方案智能不足，無法做出任何決策。如果序列中有一個階段發生故障，接下來會發生什么？如果一個工作正常的電源掉電，會發生什么？這些問題的答案都不明確，對這些問題進行調試亦非易事。

FPGA或CPLD定序

使用電路板上的輔助CPLD或FPGA對電源排序，這是許多設計師選擇的方案。在由數字設計師設計的或為其設計的系統中，該方案具有一定的吸引力。一種十分自然的方案是設計一個可編程到FPGA中的數控模塊，用于控制另一個FPGA的電源。這里的決定可能具有欺騙性，因為電源系統并不像數控那樣簡單。

如果設計師希望自上而下解決電源定序、控制和管理問題，他們必須首先全面了解其復雜性。我們已經討論了其中的許多內容，但還有更多的內容尚未討論，例如檢測微秒級過壓和欠壓情況并做出反應，檢測危險電流和溫度，記錄遙測結果和狀態，提供啟動和調試服務以簡化硬件設計人員的工作等。在數字算法以外，所有這些考慮都需要專用的模擬硬件。

針對希望采用這種方式的勇敢的設計師，ADI公司提供了若干模擬前端IC，以幫助他們完成這項任務。在數字位和模擬電源之間的接口處，LTC2936提供六個堅固、高精度的可編程閾值模擬比較器，用于檢測快速事件并將數字狀態發送到邏輯。該器件還有三個可編程GPIO引腳，可提供額外的功能。該可編程IC有EEPROM，后者可在啟動時近乎即時地工作；該IC還能通過其I2C/SMBus接口存儲故障遙測數據以便進行調試。圖8展示了使用LTC2936的一種便捷方法。

在快速比較器功能外，還必須有一個模數轉換器(ADC)來收集遙測數據。一種行之有效的方案是 LTC2418，它可以通過快速建立式24位Σ-Δ ADC和4線SPI接口監控多達16個通道的模擬信號。電路板控制器可以輕松地流式傳輸測量數據并監控系統中的多個目標點。

通常，使用FPGA或CPLD控制上電時序的方案有很多種。這種方法確實有效，但必須有人負責數字和模擬設計，包括所有不可避免的設計缺陷、難以想象的極端情況和故障以及令人怨聲載道的支持問題等。電源系統當然有更簡單的構建方法。

簡單的序列器/監控器

解決強大的定序和故障處理難題是簡單的序列器/監控器的份內之事。這些器件的重要作用是確定電源軌的序列，確保電源軌在運行（監控）期間保持在規定的限值以內。LTC2928 是一款簡單易用的引腳帶式可配置序列器，其序列時序（降序為反向的升序）和監控器電壓閾值均可配置。該器件具有滿足這些要求的潛力，但沒有多余的功能，也未提供數字可編程或遙測功能。

LTC2937屬于帶EEPROM的可編程序列器和監控器。該器件具有全面的數字可編程能力，擁有基于時間和基于事件的定序功能，可以對任意數量的電源進行定序和監控，還能把故障狀態記錄到EEPROM黑匣子當中。對于不需要電壓管理和遙測功能的應用，這種解決方案有很大的價值。

μModule 器件

采用在BGA或LGA封裝，集成度最高且每平方厘米提供的功能最豐富的解決方案是PSM μModule?器件。這些是完整的電源系統，在單個封裝中納入了控制器IC、電感器、開關和電容等器件。有些μModule調節器（如 LTM4650）不包含數字功能，因此可以從LTC2975提供的額外定序和管理功能中受益。有些μModule調節器（如LTM4676A）有自己的PSM功能，可以輕松與系統中的其他PSM IC集成。

共享定序

PSM微型模塊、管理器IC和控制器IC全力協調，通過簡單的單線總線SHARE_CLK共享時序信息，從而實現上下定序。通過該單線，所有PSM IC共享各種信息，比如定序何時開始（零時）、時鐘每次何時走時以及影響定序的其他狀態信息。只需將系統中的所有SHARE_CLK引腳連接在一起即可實現這種協調。每個IC都有自己的序列時序編程功能，可以使用共享時基精確可靠地對事件（如使能和禁用、斜坡和發生故障時的超時）計時。

基本而言，SHARE_CLK引腳是一個開漏100 kHz時鐘引腳。開漏意味著IC可以主動下拉或釋放，并允許總線浮動。當總線上的所有器件都釋放時，上拉電阻會將電壓拉至3.3 V。這樣，一個器件就可以通過下拉停止時鐘，直到時鐘準備就緒；這意味著所有器件必須在時鐘啟動之前達成一致：這是一種有效的零時信息傳遞機制，也是通過停止時鐘來指示定序狀態的一種有效機制。

共享故障處理

與SHARE_CLK引腳類似的是FAULT總線。系統中的每個PSM IC都連接到共享FAULT線，既可使用其開漏輸出將其拉低，也可以在另一個器件拉低時進行響應。這為整個PSM器件系列提供了一種簡單、快速的故障傳遞和響應方式。該行為完全可配置，并且在出現問題時，無論是在定序期間還是在穩定狀態期間都支持協調響應。可以將系統配置為移除電源并嘗試根據指定的時序重新定序，同時在黑匣子中記錄有關系統狀態的信息，并在發生故障時記錄故障原因。該EEPROM黑匣子信息可通過I2C總線進行后續處理。

降序定序和存儲能量管理

對電源進行降序定序時還要考慮一個額外因素：能源管理。越來越重要的是要在電源降序定序時為其提供確定的時序，這就需要仔細考慮系統哪些地方會消耗存儲的能量。高功率電源可能有許多大型電解電容作為大容量電荷存儲元件，并且這些電容會被充電，達到電源電壓，其中保存著足夠的能量，在不幸的條件下有可能炸毀未采取正確防護措施的器件。為了避免這種情況，FPGA制造商指定了用于保護器件的降序序列。對于Altera Arria 10，該序列如圖125所示。

該降序序列隱含的要求是，電容中存儲的所有能量都去了某個地方并被安全地消耗掉了。這有多種方法可達此目的，其中最簡單的方法是在電容兩端裝一個固定電阻。該電阻在電源接通時總會消耗功率，但可以使其電阻足夠大，從而將比較損耗降至最低，并使RC放電時間常數盡量短，達到可以接受的程度。充分放電電源所需時間是RC時間常數的倍數（通常為5倍），應進行優化以使電阻中消耗的靜態功率達到可以接受的程度（如

一種更復雜但非常安全的方案是僅當對電源放電時才切換電容兩端的電阻。這種方法在需要時將電荷從大容量電容中拉出，并將其安全地消耗在開關FET的電阻和輔助串聯電阻中，但避免了固定電阻的持續功率消耗問題。電路如圖13所示。

這種方法需要注意幾個因素：控制、放電時間和功耗。必須有一個可用的信號指示放電開關在適當的時間關閉。開關FET是NMOS，因此控制信號必須充分升高到FET的VTH以上，以使其進入飽和狀態。對于普通FET，此柵極驅動電壓可能高達3 V至5 V。

典型的電解電容將具有數百毫歐的等效串聯電阻(ESR)，當電容放電時會消耗一些能量，但這些電容中有許多是并聯的，因此總并聯電容相加可能達數十個毫法拉，等效電阻為幾十毫歐或以下。我們可以安全地假設，電容ESR將消耗存儲能量的一小部分。

為了在合理的時間內對電容放電，放電RC時間常數必須小于期望放電時間的1/5th（以允許該電壓下降到幾毫伏以下）。這個計算非常簡單（公式1），使用的是所有電容的總和以及FET和串聯R的總和，以及RESR電阻的并聯組合，其中N是并聯電容的數量。

對于一個更大的系統，其中有一個50 mF的電容組，RDS + R =500mΩ，電壓將在約125毫秒內降至50 mV以下。此時的峰值電流（和功率）為1 V /500mΩ= 2 A或2 W。由于大部分的存儲能量在前兩個時間常數中耗盡，所以，我們可以通過查看FET的安全工作區圖（如圖146中的示例所示），決定是否需要串聯電阻。在這種情況下，我們的FET可以安全地承受2 W的脈沖超過10秒，因此不存在損壞的危險。然而，該FET的RDS小于20mΩ，因此串聯R必須為480mΩ。我們必須確定串聯電阻的大小，以便適當散熱，因為電阻會消耗大部分的功率。通常，脈沖持續時間將比電阻的熱時間常數短得多。電阻數據表中提供了更多的信息。

最強大的放電電路可以在各種條件下安全地消耗能量。圖15中的電路顯示了一種歷經檢驗的方法。這種方法采用ON半導體FDMC8878放電FET和一個物理尺寸較大的SMD 1210型0.5Ω電阻。

應對電源系統管理面臨的挑戰

如前所述，針對FPGA電源系統所有要求的最佳解決方案是ADI公司的PSM。該產品組合的優勢包括：

首屈一指的電壓精度（優于±0.5％）

搭載EEPROM存儲器，全面的自主性

完全可編程的集成式電源定序功能，橫跨整個系統的獨立上下時序功能

強大的集成式全系統故障管理

綜合遙測功能：電壓、電流、溫度和狀態

協調式IC系列可解決電源系統各個領域的問題

Altera Arria 10 SoC開發套件展示了用于Altera Arria 10 SoC IC的ADI公司電源系統管理解決方案（圖16）。

在該設計中（圖17），內核電源的工作電壓為0.95 V，工作電流為30 A。由于這些電源要求相對寬松，單個LTM4677模塊就可輕松提供所需電流（最高36 A），如圖18所示。對于要求更多電流的且條件更為苛刻的應用，最多可以并行運行四個LTM4677模塊，以提供高達144 A的電流，如圖19所示。

該解決方案在電路板空間利用率方面達到了最佳水平，因為集成的μModule器件只需極少的外部元件，而PMBus接口又使得我們可以配置這些器件，無需改動硬件。微模塊是復雜程度最低的解決方案，因為其中融合了許多復雜的模擬考慮因素，如電源開關、電感、電流和電壓檢測元件、環路穩定性和散熱。

由于LTM4677模塊包含PSM，因此可確保內核電源始終在直流電壓目標的±0.5％范圍內工作。該模塊還允許通過PMBus接口調整電壓，既可使用FPGA中的SmartVID IP，也可使用LTpowerPlay? 圖形用戶界面(GUI)，借助圖形用戶界面，用戶可以全面控制電源。

為了管理不包含其自身PSM功能的電源調節器，我們只需包含LTC2977，它是一個8通道PMBus兼容型電源系統管理器。每個通道都纏繞著一個電源，將電壓伺服到編程目標的0.25％以內（圖20）。LTC2977可與LTM4677 μModule器件無縫協作，實現定序和故障響應，使整個電源系統保持統一且易于編程。

系統上電定序由LTM4677內核電源、LTM4676A 3.3 V電源和負責管理電路板上所有其他電源調節器的LTC2977之間的密切協作實現。這些IC具有共同的PMBus時序命令（存儲在EEPROM中），可以按任何順序和任何時序輕松配置啟動和關斷時序。這些保證了為第1組、第2組和第3組電源指定的自主事件序列符合要求（圖6）。

除電壓精度和定序控制外，該電路板上的LTM4677、LTM4676A和LTC2977還提供完整的故障處理功能。如果一個或多個電源軌發行過壓、欠壓、掉電、過流或完全故障，可以將系統配置為快速自動響應，關斷以保護敏感的FPGA并在可能的情況下重新啟動。

系統中的大多數電源軌需要適度的電流（小于13 A）和適度的電壓容差。這些可由非PSM器件（如LTM4620）提供，并由LTC2977進行定序和管理。這樣就在電路板面積、復雜性和成本之間達到了非常有效的平衡。

還有一些電源軌（如PLL和收發器電源）需要的低噪聲超過了開關穩壓器的能力范圍，需要采用線性穩壓器。LTC3025-1 和 LTC3026-1 能很好地滿足這些功能要求，從它們的輸出里消除開關噪聲和負載導致的噪聲。這些也可由LTC2977管理，對故障條件進行定序、修整和處理。

LTpowerPlay

整個PSM器件系列由功能全面的LTpowerPlay圖形用戶界面提供支持（圖21）。由于PSM的大部分功能是通過IC的EEPROM中豐富的配置寄存器訪問的，因此通過一個工具可以將總線上的整個PSM IC集合整合到一個簡單易用的視圖當中。LTpowerPlay工具提供了一套深層次的功能，可加速各設計和開發階段的進度。該工具可以離線工作，可在編程之前呈現IC視圖，或者實時地通過I2C總線與一套包括由許多PSM器件控制的一個到數百個電源軌的、完整的系統進行通信。LTpowerPlay通過提供有關寄存器和功能的詳細信息，簡化并優化了復雜的配置工作。它以圖形方式呈現系統中可用的所有配置、狀態和遙測信息，可在系統運行時以清晰易懂的方式將系統呈現出來。它簡化了整個寄存器組的編程和維護工作，為在Microsoft? Windows? 電腦上創建和保存配置提供了一種簡單的方式。 發生電源故障時，LTpowerPlay可以輕松地指出系統中發生故障的位置，以及狀態、遙測信息和黑匣子信息指示的具體情況。該工具還為常見故障情形提供了詳細的調試幫助。如果有人需要幫助，LTpowerPlay還能尋求幫助，呼叫現場支持人員，由其實時查看圖形用戶界面并觀察用戶看到的內容。

請從這里免費下載LTpowerPlay工具。

ADI公司為Altera、Xilinx和NXP FPGA提供了一整套演示平臺。作為活生生的例子，這些功能齊全的電路板展示了PSM如何為FPGA系統提供最整潔、最靈活、最強大的電源解決方案。此外，當地的ADI公司應用工程師可以在整個PSM IC產品組合的選擇和使用方面提供詳細的幫助。請通過這里了解更多情況，下載參考材料，訂購FPGA電路板。

FPGA之旅

現在，我們已經了解到為FPGA系統供電的最佳方式是什么，接下來，我們可以把異想天開的東西放在一邊，看看為什么會這樣。為了理解造成當今狀況的原因，我們需要簡要了解一下歷史。

摩爾定律

1965年，戈登·摩爾在《電子學雜志》發表了他那篇著名的文章。8他在文中稱，通過觀察他發現，單個芯片上的晶體管數量每年都在翻倍；他同時預測，這種趨勢應會繼續下去，至少能持續到1975年。后來的改進和對大型電子市場的其他觀察促使他修改了模型，但芯片上晶體管數量持續呈指數增長的基本原則已經成為電子工業的一項公理。這是一個非同尋常、自我應驗的預言，任何其他行業中都不存在，歷史上也未曾有過。事實上，這個預言已成為全球工程師的主要動力，造就了無數的創新，強制人們進行權衡，而這些在戈登·摩爾首次發表其簡單的觀察結果時是無法想象的。這場針對我們自己的技術競賽造成的結果是，決策過程偏好的技術始終是那些以犧牲成本、功耗、可用性甚至耐用性為代價，將更多器件壓進更小面積的技術。在這場技術競賽中，尺寸就是一切。這一發展軌跡帶來的一些啟示是，先進的芯片會消耗更多的功率，漏電流問題更明顯，更脆弱，更敏感，更難管理和保護。

晶體管的設計

隨著晶體管的尺寸縮小到納米級，一些嚴重的副作用日益凸顯。其中最明顯的是電壓裕量。幾十年前，5 V電壓能為晶體管很好地供電，但這種電壓會破壞最新的FET晶體管中的所有結和氧化物。隨著晶體管尺寸的縮小，內部電場變得更強，可容忍的工作電壓也隨之降低，以防止造成破壞。最近的幾代晶體管能承受的最大電源電壓大約只有1.0 V。此外，絕對電壓容差也會按比例縮小：1.0 V的2％比5 V的2％小得多，使得精度日益重要。

隨著電壓的減小，晶體管驅動電流(IDSAT)卻不斷增大。增加的驅動強度至少實現了兩個目的。其一，允許柵極電壓較小的晶體管驅動大電流——使其足以在有用頻率下進行切換。其二，支持物理尺寸更小的晶體管。較小的晶體管可能速率更快。不幸的是，晶體管驅動強度的增強有著自己的代價：漏電流。

芯片上晶體管消耗的功率有兩種。動態功率是某個頻率下在邏輯1和邏輯0之間切換的常見代價，動態功率是由與晶體管本身和芯片上的器件連接導線相關聯的微小寄生電容充放電引起的。動態功率與邏輯轉換的頻率和電源電壓的平方成正比。

不太明顯的是泄漏晶體管所消耗的功率。無論電路是處于活動狀態還是空閑狀態，計時與否，這種功率都會在電路上電時泄漏。增加的晶體管驅動強度會導致更多的漏電流，因為用于導通更多電流的結和結構關閉起來更加困難。較強的晶體管往往比較弱的晶體管泄漏的電流要多。隨著每一代晶體管的產生，泄漏的影響都在增強。只有將卓絕的晶體管工藝（化學、冶金、光刻和物理工藝）與精確、靈活的電源管理技術相結合，才有可能掌控泄漏功率。

十年前，戈登·摩爾觀察到了這些事實，并指出了兩個重點。第一，如果動態功率繼續以相同的速度上升，則工作芯片上的結溫會接近太陽表面的溫度。第二，如果不采取其他措施，泄漏功率將超過動態功率，成為主要的能量消耗模式，進一步加劇功耗問題（圖23）。為了解決這些問題，IC產業當時采用了幾種新技術。其中之一是時鐘管理技術——減慢或停止時鐘以抑制動態功率——另一種技術是在單個芯片上使用多個處理內核，以利用不斷增長的晶體管數量。

即使這種先進架構具有多種優勢，泄漏功率問題仍然很麻煩。晶體管工程是使增長曲線掉頭向下的有效方法，但這還不夠。由于尺寸減小后的每一代晶體管都需要更低的電源電壓，所以動態功率問題仍不明顯，但由此導致晶體管強度和泄漏增加，再加上芯片上器件數量不斷增多，結果形成了進行電壓管理的需求。為了滿足每個特定器件的需求，電源電壓必須嚴格控制并且主動可調。

高級架構

直到千禧年之前，架構的發展主要集中在優化單個計算內核，以盡可能快地執行盡可能多的計算。這涉及到一種自由技術，要將時鐘速率提高到恰好低于電路故障速率的水平：即電路的最大工作頻率。同時涉及架構的優化，但這些工作主要是為了從每個時鐘周期擠出更多性能。

在吃驚地意識到功率的重要性之后，工程師開始將資源從原始速率抽調出來，轉而投入精細優化方面。這種新趨勢首先出現在計算架構領域，表現為不斷增長的時鐘速率在曲線上變得平坦，每一代晶體管單位性能提升速率趨穩（圖24）。這是馴服動態功率這匹野獸最簡單的辦法：遏制從VDD到VSS的快速轉向之勢。

但是，單個芯片上的晶體管數量繼續以戈登·摩爾預測（要求）的速率攀升，勢不可擋。針對所有這些晶體管，必須采取一些措施。這就為第二項偉大的創新奠定了必要性基礎：多核架構。在時鐘速率停止增長的同時，單個芯片上的內核數量開始增長。多核的優點包括通過重用簡化了芯片的設計，通過人們熟悉的構建模塊簡化了軟件的設計，同時還能根據計算負載需求單獨限制每個內核。多核革命始于固定計算平臺，但我們可以說，這一事件是FPGA自身獲得發展的標志性時刻：全世界意識到，增加內核數量才是最好的選擇。從某種意義上說，沒有什么的內核數量能超過擁有海量相同可編程邏輯模塊的FPGA！

FPGA剖析

基本而言，FPGA是通過可配置的互連網絡連接在一起的原始可配置邏輯單元的集合。它們與編譯器一起構成了一個高度靈活的計算架構，可以變換成幾乎任何可以想象的通用數字函數，包括組合邏輯塊和順序邏輯塊。在頂層上，該架構被額外的功能所包圍，用于支持和增強功能。某些模塊（如偏置電路、RAM和PLL）支持芯片內部的功能。各種可配置的GPIO單元、高速通信硬宏（LVDS、DDR、HDMI、SMBus等）和高速收發器允許芯片內部的邏輯以各種電壓、速率和協議與外界通信。其他模塊（如集成CPU和DSP內核）支持通常需要的優化功能，并從功耗、速率和緊湊性等角度進行了優化。

FPGA內核架構由數千或數百萬個稱為可配置邏輯塊(CLB)的原始單元組成。每個CLB是組合邏輯元件和順序邏輯元件的集合，它們一起可以產生基本計算并將值保存在一個或多個觸發器中。組合邏輯通常采用可編程查找表(LUT)的形式，而不是將幾個輸入位轉換為幾個任意輸出位。每個LUT執行一個事先編程好的基本邏輯函數，并將結果傳遞到可配置互連中，以便后續處理（圖26）。特定的CLB和LUT設計是區分不同FPGA系列的秘訣之一。價格低廉的FPGA采用更簡單的CLB，輸入、輸出、互連和觸發器更少。最高端的FPGA采用更復雜的CLB，每個CLB都能支持更多的輸入、更多的邏輯組合和更高的速率。這種優化允許每個CLB進行更多計算，并在編譯設計中實現更優化的性能。自然，更復雜的FPGA中增加的輸入和輸出在動態功率權衡方面有別于更簡單、互連程度更低的器件。

可配置邏輯函數這一基本概念從內核架構內部延伸到了I/O單元，后者也具有高度的可配置能力，能滿足各種電壓、驅動強度和邏輯類型（推挽式、三態、開漏等）的需要。與可配置的LUT和互連矩陣一樣，可編程I/O在啟動時從配置存儲器接收其配置，這對電源序列有影響。

還有一些功能模塊不能或不應該使用通用CLB和GPIO來實現。這些就是所謂的硬宏。硬宏是可從優化中受益的函數，或者只是無法做到足夠快或足夠小的函數，需要采用專門的電路。其中包括千兆收發器、算術邏輯和DSP元件、專用控制器、存儲器和專用處理器內核。這些硬宏與軟塊不同，后者可以像軟件一樣編譯并加載到可配置架構當中。硬宏通常有自己的電源、特定電壓和時序要求。

所有這些各種功能塊都有各種電源需求，電源系統必須適應。內核架構通常是芯片上要求最低電壓和最高功率的部分。在現代FPGA中，如果得到充分利用，該架構可能需要工作電壓為0.85 V的電源提供超過100 A的電流。類似的電壓存在于CPU內核中，只是電流不同并且具有不同的定序要求而已。其他片上模擬功能可以通過1.8 V或3.3 V電源供電，并且必須先通電。同時，GPIO組可以在3.3 V或1.8 V下工作，并且在內核架構上電復位完成之前不得通電。這些電源序列要求中的每一項要求都必須由系統強制執行。

最后一塊FPGA架構是工具鏈（圖27）。要將可配置邏輯架構的空白板轉換為高性能電路，可以用一套綜合性工具將一組Verilog或VHDL代碼轉換為邏輯塊、分配時鐘、復位和可測試性資源；優化速率、功率或尺寸限制函數；然后將結果加載到FPGA的配置EEPROM中。如果沒有這些工具，FPGA將無法充分發揮其潛力。實際上，工具和編程語言非常重要，常常掩蓋了使FPGA得以運行的基本電路設計。工程師把大多數時間花在編程上，不愿意投入時間和精力去思考如何研發合適的電源。然而，工具對電源的要求經常被我們所忽視。由于我們在數字設計方面投入了大量精力，因此只有在編譯設計匯總起來之時，我們才能得知其功率要求，才可能發現電源存在的問題，在時機上偏晚。在數字設計和軟件工具中，與硬件設計一樣，靈活的電源架構對成功至關重要。

歷史、經濟和人的因素繼續推動著成就了FPGA的晶體管和架構的發展趨勢。在每個層次和每個設計階段，電源對于FPGA的成功都扮演著重要的、看不見的角色。最好的電源是精確、堅固、靈活、緊湊且易用的電源。對于所有這些品質，ADI公司的PSM產品系列可以說為行業樹立了標桿。