鋯石FPGA A4_Nano開發(fā)板視頻：軟核演練（3）
IP軟核通常是用HDL文本形式提交給用戶，它經(jīng)過(guò)RTL級(jí)設(shè)計(jì)優(yōu)化和功能驗(yàn)證，但其中不含有任何具體的物理信息。據(jù)此，用戶可以綜合出正確的門電路級(jí)設(shè)計(jì)網(wǎng)表，并可以進(jìn)行后續(xù)的結(jié)構(gòu)設(shè)計(jì)，具有很大的靈活性，借助于EDA綜合工具可以很容易地與其他外部邏輯電路合成一體，根據(jù)各種不同半導(dǎo)體工藝，設(shè)計(jì)成具有不同性能的器件。
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