現(xiàn)如今，日益復(fù)雜的電子產(chǎn)品中使用的先進設(shè)計正在挑戰(zhàn)密度、性能和功耗的極限，同時也使設(shè)計團隊面臨挑戰(zhàn)，要求我們必須在限定的預(yù)算，限定的時間內(nèi)完成設(shè)計目標，從而獲得市場機會窗口。賽靈思全可編程器件擁有強大的靈活性與高性能，但傳統(tǒng)的 RTL 開發(fā)則讓開發(fā)團隊將大部分時間和資源耗費在細節(jié)的實施上 ……

現(xiàn)在，Vivado HLS（高層次綜合）來了！

無需手動創(chuàng)建RTL

直接使用C，C++以及System C語言規(guī)范

讓系統(tǒng)和設(shè)計架構(gòu)師能夠把更多的時間放在較高層次的描述中

獲得更快的驗證時間和最大的生產(chǎn)效率的提升

所以……

我們的目標是：更優(yōu)，更快，更魯棒！

Lesson 1 軟件工程師該怎么了解 FPGA 架構(gòu)？

本視頻將由賽靈思專家向您詳細介紹 FPGA 的架構(gòu)，以及作為軟件開發(fā)人員來說，應(yīng)該對 FPGA 的哪些知識具備一定的了解？從而加速您的軟硬件協(xié)同設(shè)計。

Lauren Gao→

Xilinx 戰(zhàn)略應(yīng)用高級工程師，專注于 C/C++ 高層次綜合，擁有多年利用 Xilinx FPGA 實現(xiàn)數(shù)字信號處理算法的經(jīng)驗，對 Xilinx FPGA 的架構(gòu)、開發(fā)工具和設(shè)計理念有深入的理解。發(fā)布網(wǎng)絡(luò)視頻課程《Vivado入門與提高》點擊率超過5萬、出版《基于FPGA的數(shù)字信號處理（第2版）》一書，并廣受好評。