布線（Layout）是PCB設計工程師最基本的工作技能之一。走線的好壞將直接影響到整個系統的性能，大多數高速的設計理論也要最終經過Layout得以實現并驗證，由此可見，布線在高速PCB設計中是至關重要的。下面將針對實際布線中可能遇到的一些情況，分析其合理性，并給出一些比較優化的走線策略。主要從直角走線，差分走線，蛇形線等三個方面來闡述。

一、直角走線（三個方面）

直角走線的對信號的影響就是主要體現在三個方面：一是拐角可以等效為傳輸線上的容性負載，減緩上升時間；二是阻抗不連續會造成信號的反射；三是直角尖端產生的EMI，到10GHz以上的RF設計領域，這些小小的直角都可能成為高速問題的重點對象。

2．差分走線（“等長、等距、參考平面”）

差分信號（DifferentialSignal）在高速電路設計中的應用越來越廣泛，電路中最關鍵的信號往往都要采用差分結構設計。差分信號就是驅動端發送兩個等值、反相的信號，接收端通過比較這兩個電壓的差值來判斷邏輯狀態“0”還是“1”。而承載差分信號的那一對走線就稱為差分走線。

3．蛇形線（調節延時）

蛇形線是Layout中經常使用的一類走線方式。其主要目的就是為了調節延時，滿足系統時序設計要求。其中最關鍵的兩個參數就是平行耦合長度（Lp）和耦合距離（S），很明顯，信號在蛇形走線上傳輸時，相互平行的線段之間會發生耦合，呈差模形式，S越小，Lp越大，則耦合程度也越大。可能會導致傳輸延時減小，以及由于串擾而大大降低信號的質量，其機理可以參考對共模和差模串擾的分析。

設計者首先要有這樣的認識：蛇形線會破壞信號質量，改變傳輸延時，布線時要盡量避免使用。但實際設計中，為了保證信號有足夠的保持時間，或者減小同組信號之間的時間偏移，往往不得不故意進行繞線。

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