決策語句允許程序塊的執行流程
SystemVerilog case語句與C switch語句類似，但有重要區別。SystemVer....
systemverilog的決策語句if…else語句介紹
決策語句（Decision statements）允許程序塊的執行流程根據設計中信號的當前值分支到特....
HDLBits: 在線學習SystemVerilog-Problem
題目輸入是一個向量，我們在設計的時候不可能按照case或者三元運算去做設計（工作量巨大），所以我們需....
pulseview軟件導入并添加串口解碼器
經過研究，邏輯分析儀軟件例如pulseview能夠通過導入其他格式波形（例如vcd）文件，再對相應通....
與PDM接口相關的開源項目
優秀的 Verilog/FPGA開源項目介紹（三十四）- PDM音頻接口設計及信號處理 ? 緒論 今....
如何在應用程序中實現 IDELAY 功能
IO 靈活性是FPGA 最大的優點之一。如果我們設計的 PCB 信號走線不完美，IO的靈活性使我們能....
如何在應用程序中實現 IDELAY 功能
可以在下面看到整體仿真延遲比較小，無法看到該級別延遲的影響。然而，隨著仿真執行不同的測試，我們將看到....
基于使用FPGA實現低延遲的成像系統
上面的架構是比較通用的架構，官方也有例程可以參考，但是上面架構多了一個VDMA，這就導致視頻傳輸的時....
如何靈活使用三元運算符
給定四個無符號數，請找出最小值。無符號數可以與標準比較運算符（a < b）進行比較。使用條件運算符描....
generate的用法與結構
主要是generate的用法，整個文件的功能是實現可選多通道數據發送，我們知道Cameralink中....
請問一下怎樣去使用HLS創建IP呢
每次我們更改硬件時，我們都需要告訴 HLS 將其導出為硬件描述語言并生成 Vivado 需要的所有各....
FPGA設計過程中常用的FIFO
無論何時，在復雜的 FPGA 設計過程中，都不可避免地需要在模塊之間發送數據，實現這一點的常用的是 ....
關于HDLBits的Verilog實現
從這一題開始我們將進行過程塊的學習，也就是時序和組合邏輯的一些知識，下面簡單介紹一下這方面知識：
簡單介紹一下時序和組合邏輯的一些知識
由于數字電路是由用導線連接的邏輯門組成的，因此任何電路都可以表示為module和assign語句的某....
使用Verilog/SystemVerilog硬件描述語言 (HDL) 練習數字硬件設計
給出了一個可以做16bit加法的模塊add16，實例化兩個add16以達到32bit加法的。
如何創建FPGA內核/SoC所需的所有常用組件
LiteX 框架為創建 FPGA 內核/SoC、探索各種數字設計架構和創建完整的基于 FPGA 的系....
使用Vitis HLS創建Vivado IP
LUT 或 SICE是構成了 FPGA 的區域。它的數量有限，當它用完時，意味著您的設計太大了！
使用Verilog/SystemVerilog硬件描述語言練習數字硬件設計
在實例化模塊時，使用Verilog時有兩種常用的方式來進行模塊端口的信號連接：按端口順序以及按端口名....
在時序邏輯中使用阻塞賦值會怎么樣？
如例6.1所述，在多個“Always” 進程中使用阻塞賦值。程序塊“Always”在時鐘的正邊緣觸發....
如何用FPGA實現網絡相關的功能
這幾年DPU的概念越來越火，有和CPU、GPU并駕齊驅的勢頭，通俗的講DPU分擔的工作為虛擬化、網絡....
Vitis HLS知識庫總結
對于AMD Xilinx而言，Vivado 2019.1之前（包括），HLS工具叫Vivado HL....
關于數字硬件建模SystemVerilog
經過幾周的更新，SV核心部分用戶自定義類型和包內容已更新完畢，接下來就是RTL表達式和運算符。
使用Verilog/SystemVerilog硬件描述語言練習數字硬件設計
HDLBits 是一組小型電路設計習題集，使用 Verilog/SystemVerilog 硬件描述....
HDLBits: 在線學習SystemVerilog（三）-Problem 10-14
集合中的每個網絡或變量稱為數組元素。未壓縮數組的每個元素的類型、數據類型和向量大小都完全相同。每個未....
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