該設(shè)計(jì)的難點(diǎn)就在于如何滿足CY7C1302的時(shí)序要求。所有的CY7C1302信號(hào)都被寄存在I/O緩沖器以及HSTL緩沖器中。在寫周期的時(shí)間里，所有的信號(hào)必須滿足那些數(shù)據(jù)建立和保持時(shí)間的要求。這就意味著必須應(yīng)付來自Spartan FPGA(時(shí)鐘輸出)的傳輸總延遲，板的接線延遲以及QDR的記憶建立時(shí)間。所有的延遲總和必須少于寫操作的時(shí)間周期，即要求：

　　Tco(FPGA)+Tpd(Board)+Tsu(QDR SRAM)實(shí)際：

　　2.5ns+0.6ns+0.8ns=3.8ns

　　可見時(shí)鐘輸出時(shí)間和QDR的建立時(shí)間值分別為2.5ns和0.8ns。因此對板延遲來說有個(gè)很充足的時(shí)間盈余，QDR存儲(chǔ)器要求必須有0.5ns的保持時(shí)間。

　　在讀周期時(shí)間，數(shù)據(jù)必須滿足FPGA的建立和保持時(shí)間。

　　即：

　　Tco(QDR SRAM)+Tpd(Board)+Tsu(Spartan3)實(shí)際：

　　2.5ns+0.6ns+1.55ns=4.65ns

　　Spartan3系列FPGA的建立時(shí)間是1.55ns。再加上QDR SRAM的時(shí)鐘輸出時(shí)間為2.5ns，這些時(shí)間要求使得系統(tǒng)工作在100MHz時(shí)鐘下就可以有很充足的時(shí)間盈余。為確保該控制器的正常工作，必須要求FPGA的可配置邏輯模塊數(shù)不少于100，至少2個(gè)數(shù)字時(shí)鐘管理模塊，2個(gè)全局時(shí)鐘緩沖模塊以及119個(gè)I/O緩沖模塊。若使用更快速的Spartan3系列FPGA可以使該設(shè)計(jì)的接口性能得到進(jìn)一步的提高。

　　2.2.2設(shè)計(jì)的綜合

　　經(jīng)過綜合以后的結(jié)果表明：完全控制器的邏輯圖顯示存儲(chǔ)器和它的三路18位總線之間的接口以及主機(jī)和雙重36位數(shù)據(jù)總線、18位地址總線的接口。Spartan3系列FPGA的內(nèi)部時(shí)鐘工作在200MHz，由于DDR接口在時(shí)鐘的上升沿和下降沿均傳輸數(shù)據(jù)，所以外部總線的時(shí)鐘只需100MHz。來自主機(jī)的36位讀數(shù)據(jù)通路在內(nèi)部就被分為兩個(gè)18位的部分并分別設(shè)置了寄存器鎖存。這兩個(gè)寄存器工作在200MHz的時(shí)鐘下，在時(shí)鐘的上升沿和下降沿都只允許一個(gè)寄存器發(fā)送或接收數(shù)據(jù)。

　　該設(shè)計(jì)旨在利用低成本的FPGA實(shí)現(xiàn)高性能QDR SRAM的接口連接。故選擇了具有低成本與豐富性能的結(jié)合Spartan-3系列的FPGA，它能夠以最高的性價(jià)比實(shí)現(xiàn)完整的系統(tǒng)功能。該接口設(shè)計(jì)的實(shí)際意義更在于，Spartan-3系列FPGA內(nèi)部具有的可配置I/O單元。因?yàn)橥ㄟ^在實(shí)現(xiàn)中配置相應(yīng)選項(xiàng)，可使不同的I/O單元滿足不同的I/O標(biāo)準(zhǔn)，從而使得Spartan-3系列的FPGA在通信領(lǐng)域中應(yīng)用非常便捷。在該設(shè)計(jì)中存儲(chǔ)器控制器必須工作在HSTL電壓以便支持存儲(chǔ)器和存儲(chǔ)器控制器的輸入輸出的高速數(shù)據(jù)操作。

　　除此之外，在可編程的片上系統(tǒng)SOPC(System On Programmable Chip)中，為了簡化系統(tǒng)的結(jié)構(gòu)，提高系統(tǒng)的整體性能，必須接入外部存儲(chǔ)器。SOPC技術(shù)的目標(biāo)就是試圖將盡可能大而完整的電子系統(tǒng)在單一FPGA中實(shí)現(xiàn)。這就必須在FPGA芯片上外接存儲(chǔ)器以用來存儲(chǔ)FPGA所要處理的數(shù)據(jù)或者在進(jìn)行數(shù)據(jù)交換時(shí)用來對數(shù)據(jù)進(jìn)行暫存以及輔助完成一些其他功能。SOPC的發(fā)展使得該設(shè)計(jì)的應(yīng)用進(jìn)一步推廣。