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　　本文的測試實例和測試方法均來源于北京市嵌入式重點實驗室的無線局域網芯片項目，本項目的產品目前已經成功流片。這些測試方法的應用對項目的順利進展起到了關鍵性的作用，起到了良好的效果。

　　時序問題的解決

　　我們知道FPGA可以接受的時鐘和所允許的時序遠遠低于ASIC。但作為ASIC產品而言，我們在設計的時候又往往采取較高的時鐘速率。由于ASIC時鐘樹與布線相對自由，故對于高速率設計解決起來相對容易。對于Xilinx FPGA而言，盡管采用了90nm工藝的Virtex-4可以支持的性能高達500M[1]，但是其時鐘樹和布線資源相對固定，因此一旦在編譯和布局布線的時候處理不當，就會產生時序沖突(timing violation)。產生時序沖突的結果，輕則使設計的邏輯與實際布局布線后的網表不一致，重則導致布局布線根本無法通過，從而致使驗證無法進行。

　　我們在解決時序問題的時候采取了五種不同的方法。其中一種方法是應在設計中就加以注意，兩種在綜合的時候進行，還有兩種在布局布線時采用。

　　設計過程中注意時序問題

　　若希望設計的產品能夠在FPGA驗證平臺上順利的完成驗證，在設計過程中就需要注意盡量多的使用FPGA的內部資源，如DSP48，乘法器，RAM，DCM等。

　　在我們的設計中有不少濾波器，這些濾波器正好可以使用DSP48[2]這個模塊。該模塊為乘加結構。濾波器若不使用這種模塊，則需進行大量的乘、加運算。這樣不但浪費資源，而且很容易導致時序無法滿足要求。而如果使用這樣的模塊，則基本上所有的濾波器都不再處于"最差路徑"上。

　　對于乘法器，如果使用slice搭建不僅浪費資源，而且性能差，位寬一旦比較寬就會導致時序出現問題。Xilinx的ISE中配有Core Generator這個工具。通過該工具可以生成需要的乘法器。使用這些乘法器來代替普通的乘法器，可以達到滿意的效果。除了乘法器，還可以使用該工具產生RAM和DCM等，在此不再贅述。

　　綜合過程解決時序問題

　　我們使用Synplicity公司的Synplify工具進行綜合，這是業界通常使用的綜合工具之一。選擇該工具最主要的原因在于它與Xilinx的FPGA配合的很好。我們做過實驗，通過該工具綜合產生結果報表，再通過ISE產生真實布局布線后的報表。對這兩個報表的時序估計部分進行對比，我們發現兩者之間驚人的相似，最差路徑之間的差別不超過1ns。

　　我們知道，綜合的時候需要設置約束，最重要的是時鐘約束。這個約束限制了系統工作的頻率。為了降低系統對于時鐘抖動的敏感性，我們采取的第一個方法是在設置時鐘約束的時候將此約束值設的略高于實際的時鐘頻率。這樣做有一個前提，那就是在綜合后不得有負的時鐘余度(time slack)出現。當沒有負的時鐘余度出現的時候，提高時鐘約束可以有效避免因時鐘抖動而引入的時序問題，但是如果因為提高了約束中時鐘頻率，而導致負的時鐘余度的出現，那么有可能導致在布局布線過程中產生時序沖突而無法正常布局布線。在這種情形下，就不宜提高約束中的時鐘頻率。

　　在綜合中采取的第二個方法是使用綜合工具提供的pipeline和retiming功能[3]。這些功能可以調整寄存器的位置，使之在不改變邏輯的前提下，將寄存器的位置調整的更加合理。這個功能主要用于組合邏輯過長且不合理的情況下。當然，如果某些乘法器位數過寬而結果沒有寄存的時候也會導致組合邏輯時序緊張。當發生這種情況而retiming功能又無法糾正時，就需要設計者在做設計的時候對乘法器的輸出結果做一拍寄存，同時其余的控制邏輯也要做相應的調整。

　　布局布線階段解決時序問題

　　當綜合工作完成，進入布局布線的階段后，仍然有兩種方法可以改善邏輯時序問題。

　　第一種是手動增加并調整BUFG(Global Clock Buffer)。BUFG是Xilinx的全局時鐘資源，所有時鐘樹的起點都是BUFG，位于FPGA的北極和南極。當布線后仍有負的slack時，有可能是某些當作時鐘使用的信號沒有被放上時鐘樹，此時就要手動將這些信號放上BUFG。若遇到門控時鐘，還應該使用BUFGMUX資源。另外，在Virtex-4中，北邊的BUFG主要負責北部的時鐘，南部的BUFG負責南部的時鐘。在我們的項目中，共有十余個時鐘，因此，BUFG位置的選擇也很關鍵。有些時候，工具不能解決一切問題，只有手動調整BUFG的位置，或將BUFG的位置信息寫入用戶約束文件才可以取得較滿意的效果。

　　在Virtex-4中共有16個BUFG，若都被使用且經手動優化后仍不滿足要求 ，那么還可以使用ISE提供的Floorplanner工具，對設計的各個模塊手動進行位置擺放，使各個模塊盡量靠近自己所使用的時鐘樹。

　　代碼一致性

　　對于經過FPGA驗證的代碼而言，最擔心的是經過驗證的代碼和進行流片的代碼不一致。導致這個現象產生的原因是多種的，其中版本控制和由于FPGA、ASIC專用器件不一致而引起的問題是最常見的兩個問題。前者不在本文的討論范圍，故在此略過。

　　對于經過FPGA驗證的代碼，為了能夠使被測代碼可以順利的在FPGA進行驗證，根據2.1節所述，一般都采取了FPGA專用的器件。這些FPGA專用器件在ASIC中是不存在的。為了解決這個問題，我們通常采取"假代碼"(Fake Code)解決。

　　顧名思義，"假代碼"就是在代碼中保留FPGA專用器件的名稱和接口，但是在FPGA和ASIC中使用不同的器件內核。該器件若在FPGA下使用則使用FPGA專用器件，若在ASIC下使用，則使用自己編寫的代碼。盡管這種做法仍然無法保證代碼的完全一致，但是卻最大限度的避免了代碼的差別。

　　結論

　　究竟使用EDA 仿真工具還是使用FPGA進行流片前的功能驗證一直是業內討論的熱點話題，不同的設計、測試人員也有自己的觀點。本文針對使用FPGA進行驗證測試所遇到的一些問題提出了相應的解決方法，對于使用FPGA進行驗證測試的工程師有一定的參考意義。