片上可編程系統(System On a Programmable Chip，SOPC)是Altera公司提出來的一種靈活、高效的SoC解決方案。SOPC是一種特殊的嵌入式系統：首先，它是系統芯片SoC，即由單個芯片完成整個系統的主要邏輯功能;其次，它是可編程系統，具有靈活的設計方式，可裁剪、可升級、可擴充，并具備軟硬件在系統可編程的功能。它結合了SoC和FPGA的優點，具有以下基本特征：至少包含一個以上的嵌入式處理器IP(Intellectual Property，知識產權)核，具有小容量片內高速RAM資源，豐富的IP核資源可供靈活選擇，有足夠的片上可編程邏輯資源，處理器高速接口和FPGA編程接口共用或并存，可能包含部分可編程模擬電路，單芯片、低功耗。

　　本文主要研究的是應用嵌入式系統開發的軟硬件協同設計方法來實現一個集軟核處理器的嵌入式設計平臺，在此基礎上，如有必要還可集成嵌入式操作系統。

　　1 基于SOPC軟硬件協同設計方法

　　SOPC設計技術實際上涵蓋了嵌入式系統設計技術的全部內容，除了以處理器和實時多任務操作系統RTOS為中心的軟件設計、以PCB和信號完整性分析為基礎的高速電路設計技術以外，SOPC還涉及目前已經引起普遍關注的軟硬件協同技術。

　　1.1 軟硬件協同設計模型

　　目前的軟硬件協同設計是指軟硬件的設計同時進行，在系統的初期階段兩者就緊密相連。軟硬件協同設計不僅是一種設計技術，同時也是一種新的設計方法和思想，它的核心問題是溝通軟件設計和硬件設計，避免系統中關系密切的兩部分設計過早獨立。同傳統設計方法相比，軟硬件協同設計提高了設計抽象的層次，并拓展了設計的覆蓋范圍。采用軟硬件協同設計技術可以使嵌入式系統設計更好和更快。

　　軟硬件協同設計在其研究和生產實踐過程中，提出了很多的設計模型。這些模型都是把系統功能轉換成組織結構，將抽象的功能描述模型轉換成組織結構模型。由于針對一個系統可以建立多種模型，因此應根據系統的仿真和先前的經驗來選擇模型。

　　軟硬件協同設計流程從目標系統構思開始。對一個給定的目標系統，經過構思，完成該系統的規范描述，然后是模塊的行為描述、對模塊的有效性檢查、軟硬件劃分、性能評估、硬件綜合、軟件編譯、軟硬件集成、軟硬件協同仿真與驗證等各個階段。其中軟硬件劃分后產生硬件部分、軟件部分和軟硬件接口3個部分。硬件部分遵循軟件描述、軟件生成和參數化的步驟，生成軟件模塊，最后把生成的軟硬件模塊和軟硬件接口集成，并進行軟硬件協同仿真，以進行系統評估和設計驗證。圖1給出了一個軟硬件協同設計流程。

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　　圖中對軟硬件設計流程中每個子過程進行了簡單的描述。確定說明文檔之后，先建立高級算法模型，然后再考慮軟硬件的劃分，這樣可以更好地分析算法的實現方法，比如是用硬件實現還是用軟件實現等。

　　1.2 軟硬件任務劃分和軟硬件接口

　　系統模型是對系統初步的粗粒度劃分。依據這個粗粒度的劃分，有助于第一次軟硬件任務分配。在進行軟硬件劃分時，需要將系統需求根據設計目標和設計約束，分解出硬件的功能需求和非功能需求，以及軟件的功能需求和非功能需求，并進一步細化硬件需求及軟件需求。

　　進行軟硬件劃分是協同設計的重心，劃分的合理與否，將直接影響到后續的設計與開發。設計者要從系統的角度，將軟硬件完成的功能作均衡，以想要達到的目標為設計標準。在系統的復雜度一定時，使軟硬件結合，達到更高的性能。軟硬件劃分好以后，軟件和硬件的設計一直是保持并行的，在設計過程中兩者交織在一起，互相支持，互相提供開發的平臺。

　　軟硬件的劃分不是簡單地將功能分解，在進行軟硬件任務分配時已經在進行系統的架構設計。其中，非常重要的部分是軟硬件的接口設計。嵌入式系統的軟硬件接口，從基本的寄存器到高級的系統接口都非常重要。在軟硬件任務分配時，主要考慮系統的軟件與硬件之間的接口，以及那些影響最終軟硬件集成、調試的軟硬件接口。

　　2 系統硬件設計

　　整個系統的設計可以分為兩個部分：第一部分是硬件平臺的設計，即可用以運行整個系統的硬件部分，包含了主芯片、外設芯片以及它們之間的互聯;第二部分是根據系統設計需求來定制硬件系統，即設計處理器軟核和相關外設的控制邏輯，完成系統的定制。第一部分的工作是后面工作的基礎。

　　本設計中的SOPC開發平臺系統結構如圖2所示，開發板的PCB版圖設計利用Altium Designer工具完成。軟硬件接口設計的主要任務是基于基本指令集完成驅動程序的編寫工作。驅動程序是硬件組件與軟件組件之間的橋梁。軟硬件接口的另一個重要工作是進行硬件初始化。初始化代碼是處理器從復位狀態進入操作系統能夠運行的狀態，也就是在把控制權交給操作系統或應用程序之前硬件和底層軟件(驅動)必須做的一些工作。

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　　下面詳細說明平臺中重要的電源電路、Flash接口電路、SDRAM接口電路設計，其他部分電路可參考相應資料。

　　2.1 FPGA EP1C6Q

　　目前大部分Altera公司的FPGA均支持NiosIICPU，而Cyclone系列器件是當前世界上成本最低的FPGA芯片之一，因此本設計中的核心芯片采用Cyclone EP1C6，具有9800個邏輯單元，92Kb的RAM資源，提供兩個全功能的鎖相環(PLL)。I/O接口185個，還支持LVDS、DDR等傳輸接口。它的配置使用最新型的AS配置方式，配置芯片是EPCS4(Flash結構，4Mb)。

　　2.2 電源電路設計

　　本設計采用了可調三端穩壓器LM1117T-ADJ，可以將電壓進行線性轉換，電流為800 mA，3引腳的T0200封裝。Cyclone系列FPGA上電的最大電流為300mA，該芯片可以滿足要求。LM1117需要在輸出與地之間接入電容以維持內部電路的穩定，輸入與地之間也需要接入電容對輸入信號進行濾波。具體的連接如圖3所示。

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　　2.3 Flash接口電路設計

　　Flash即閃速存儲器，是一種在系統可電擦寫的存儲器。作為一種非易失性存儲器，Flash主要有兩個功能，一部分用來存儲數據，另一部分存儲專用程序。

　　由于不同廠家的Flash的擦寫時序往往不同，Niosll只支持部分常用的Flash，對于不支持的Flash類型，需要NiosII系統設計人員自己完成相關Flash擦寫子程序的編寫。本平臺采用的AM29LV065 Flash存儲器。采用48腳TSOP封裝，8位數據寬度，工作電壓為2.7～3.6V，讀寫操作都較一般Flash省電，僅需要單3 V電壓即可完成在系統編程與擦除操作。

　　Flash選用的是22×8，即地址總線為22位，數據總線為8位，其連接關系如圖4所示。

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