信息化、自動化、智能化、高集成度已經成為當今工程技術領域的發(fā)展趨勢，并廣泛應用于各個領域。可編程片上系統（SoPC）技術將中央處理器、內存、I/O接口以及大型可編程數字邏輯單元融合到單塊FPGA芯片上，使得整個系統小型化、集成度高、靈活性強、功耗低且成本低廉。
　　基樁的低應變完整性測試因其簡單易用及較低的成本，被廣泛用于分析和*價基樁的工程建造質量。大多數傳統的低應變樁身檢測儀器都采用獨立的單元：包括信號調制單元、模數轉換器、存儲器、微控制器及其外圍電路和PC104工控機。因此，其很難在功耗、成本及抗噪性上令人滿意。本文提出了一種基于以Altera NiosⅡ軟核處理器為核心單元的SoPC的智能低應變反射波檢測系統。該系統的硬件結構包括信號采集單元、存儲器模塊、電源模塊、LCD觸摸屏、USB/UART接口及SoPC模塊Altera  CycloneⅡ EP2C8。
　　1 低應變反射波法簡介
　　大多數的基樁缺陷檢測都是基于音波回音法，低應變反射波法也不例外。在該方法中，通過直徑4~5 cm的小錘敲擊基樁頂部得到震源。再利用基樁上的加速度計來捕獲記錄加速度的變化情況，進而計算得到速度時間曲線。其示意圖如圖1所示。
 

　　圖1中橫坐標為速度，縱坐標為時間。該測試記錄能反映出震源波在樁內的運動情況。根據一維波理論，聲波信號的幅度是一個與基樁阻抗相關的函數。因此，基樁的長度及缺陷的位置便可由式(1)計算得到。
 

　　2 系統組成與設計原理
　　根據上述介紹，不難得知系統設計的關鍵便是獲取低應變反射波的波速及模數轉換器的采樣頻率。整個系統由加速度傳感器、信號采集單元、SoPC模塊、電源模塊及其他外設電路組成，如圖2。
 

　　將加速度傳感器按照規(guī)范要求，安裝在樁頭磨好的位置，用黃油等介質進行耦合。用手持小錘進行敲擊后，進入檢測進程。首先由信號采集單元收集加速度傳感器的輸出信號，信號經過與加速度傳感器輸出端并聯的電阻處理，由電流信號變?yōu)殡妷盒盘枺⑼ㄟ^濾波器處理濾掉高頻噪音后，經模數轉換器捕獲超過閾值電壓的信號，并將轉換后的信號存儲到外部閃存中。最后由控制核心模塊讀取閃存中的數值并進行數據處理，將采集到的反射波形顯示到系統的觸摸顯示屏上。并可通過USB/UART接口，將這些數據傳輸給PC機。
　　3 系統的硬件設計
　　3.1 SoPC模塊設計
　　基于Cyclone Ⅱ FPGA EP2C8的SoPC模塊是整個系統的核心。如圖3所示，NiosⅡ軟核處理器通過定義了主從設備之間接口與通信時序的Avalon交換式總線連接多個IP核。SoPC Builder也支持在設計中整合自定義的IP核。

　　根據系統結構需求，IP核的設計如下：
　　NiosⅡ/經濟型軟核處理器：SoPC Builder中包含三種可選的軟核處理器。NiosⅡ/經濟型軟核處理器具備最小的體積，完全能滿足本設計的應用需求。
　　片上存儲器：EP2C8 FPGA提供165 888 bit的RAM內存，共計36個M4k的存儲塊。
　　定時器模塊提供了系統所需的時鐘中斷。
　　并行輸入輸出模塊（PIO）通過2 bit的二進制信號來控制濾波器的截止頻率，并負責檢測觸發(fā)信號。
　　串行外設接口（SPI）作為從屬設備來與模數轉換器通信。
　　通用異步收發(fā)器（UART）提供了人機交互接口。反射波數據經過采集和調制后，可以通過USB-UART轉換芯片CP2102將其由SoPC模塊上傳至電腦做進一步的處理。這里，USB接口可被視作一個虛擬的通用異步收發(fā)器來訪問。
　　LCD模塊用來控制分辨率為320×240的液晶觸摸屏，其參數可自行定制。
　　EPCS、CFI和SDRAM控制器的作用是控制外圍擴展存儲器。EPCS控制器在系統啟動時從EPCS4（串行配置芯片）下載硬件配置文件到FPGA。CFI（通用閃存接口）控制器具備32 Mb的Avalon接口（S29AL032），SDRAM控制器同樣也具備64 Mb的Avalon接口，為訪問存儲器提供了便利。系統運行中,閃存存儲配置文件，而SDRAM存儲各類數據。
　　所有的模塊將由用戶或SoPC Builder指派不同的地址。NiosⅡ處理器通過Avalon總線訪問這些模塊或外部設備。
　　3.2 信號采集模塊
　　選擇用于低應變反射波檢測系統的加速度傳感器，必須使其與小錘在敲擊后產生的反射波的頻率匹配。一般來說,用于基樁無損檢測的有效信號頻率為0~2 kHz，加速度傳感器LC0104T正好滿足這個條件，其敏感度為100 mV/g，量程為50 g，且頻率范圍達到9 kHz，安裝諧振點為27 kHz。基于SoPC的信號采集模塊信道噪聲低，精度高，如圖4。