寬帶數字接收機的信道化設計

0? 引言

在現代電子戰環境中，信號一般都具有密集化、復雜化的特點，而且占用的頻譜越來越寬，從而對寬帶數字信道化接收機準確接收信號提出了更高的要求。一般的多相濾波器在監視整個頻段時，由于相鄰信道間往往會存在盲區，有可能丟失信號。而改進后的無盲區多相濾波器的信道數與抽取倍數不再相等。一般的旋轉開關方法實現延遲和抽取只適用于信道數與抽取倍數相等的情況，而無法適應改進后的算法。但是，信道數和抽取因子之間往往存在倍數關系。本文正是利用這一關系解決了延遲與抽取的問題，并完成了整個復多相濾波器的FPGA設計。

1? 復信號多相濾波器無盲區算法分析

復信號多相濾波器的作用是用D個信道將-fs／2～fs／2頻段均勻劃分，然后用輸入信號S(n)以復本振信號，再將特定頻段的信號搬移到基帶，并通過低通濾波器得到位于該信道的信號，然后進行抽取，以降低數據速率。無盲區的信道劃分如圖1所示。由于其相鄰信道有50％的重疊，因此，相鄰信道間不存在盲區，故能對信號進行全概率捕獲。


為了防止頻譜混疊，其抽取倍數應為D／2。這樣，多相濾波器的第k路輸出推導如下(D’=D／2時)：



由式(2)可知，該算法是對多相濾波器的輸入數據進行D／2倍的抽取，各多相分量是由原低通濾波器的系數先進行D抽取再做兩倍內插得到的。根據式(2)可以得到如圖2所示的數學模型和FPGA設計。


2 FPGA設計

2.1延遲和抽取

以下選用具體的例子來闡述復多相濾波器的FPGA設計方法。對于8信道的多相濾波器，其抽取因子為4的情況，經過延遲單元進入各抽取器的順序如表1所列。



觀察表1可知，進入每個子信道的數據都是4倍抽取。而且4信道比8信道延遲一個數據，3信道比7信道延遲一個數據，依此類推。這樣，就可以將信道分為兩部分，即1、2、3、4信道是一部分，5、6、7、8信道是另一部分。

由于每個子信道的濾波系數為12個，即每個抽取器必須同時輸出12個數據與一個子信道的12個濾波系數進行乘加運算。采用可定制模塊shift_tap，能夠滿足這樣的延遲和抽取要求，它的輸出即為抽取器的輸出。若將shift_tap中的抽取因子設為4，一次同時輸出13個數據，那么，第一次輸出的13個數據為x(0)、x(4)、x(8)、……、x(56)，這樣可將1-12送入8信道，2-13送入4信道進行乘加運算；而第二次輸出的13個數據為x(1)、x(5)、x(9)……、x(57)，其中1-12送入7信道，2-13送人3信道，依此類推……這樣，每個時鐘節拍將得到兩個信道的延遲和抽取輸出，因而需要4次這樣的操作才能完成一次所有信道的延遲和抽取。然后再重復執行以上操作。
2.2? 濾波器的多相分量

設計多相分量時，首先可根據原低通濾波器的頻率響應確定所需的濾波器類型和階數，以求出沖擊響應h(n)；然后再根據式hp(m)=h(mD+p)，D=8，p=0，1，…D-1來確定多相分量。

若采樣頻率fs為64 MHz，并把64 MHz帶寬均勻劃分為8路子信道，則每路通帶的帶寬為8MHz。圖3所示是原型低通濾波器的頻率響應圖。


MATLAB中的firpmord函數，一般采用的是最佳逼近最大最小準則算法，該算法可以求出原型低通濾波器的階數，而firpm函數可以求出原型低通濾波器的系數。即：

a=firpmord([4 8]，[1 0]，[0.001 0.001]，64)；(3)

h=firpm(a，[0 4／32 8／32 1]，[1 1 0 0])；? (4)

(3)式中，? [4 8]表示通帶截止頻率為4MHz，阻帶截止頻率為8 MHz；? [1 0]表示通帶幅度為1，阻帶幅度為0；? [0.001 0.001]表示通帶、阻帶波動均為0.001；64表示采樣頻率為64MHz。

而在(4)式中，[04／32 8／32 1]分別為對應于實際頻率0、4、8、32(MH)的歸一化頻率；[1 1 0 0]為上述頻率點上的幅度值。

求出原低通濾波器h(n)后，就可以求出多相濾波器的多相分量。圖2中的多相分量是對h(n)進行8倍抽取，再做兩倍內插得到的。用MATLAB語句可方便地得到各多相分量的系數，每個多相分量有6個非零系數，兩倍內插后為12個系數。其MATLAB語句如下：

hp=zeros(8,2*fix(length(h)／8))；
for i=1：8
?
hp (i，1：2：end)=h(i：8：(fix(lengh (h)／8)-1)*8+i)；
end

一個多相分量的濾波運算可用三個乘加單元完成，每個乘加單元有四個乘法器，這樣就可以完成12個系數的乘加。多相分量的濾波系數一般事先都將其轉換為二進制補碼存放在ROM中。

由上述分析可知，每個時鐘節拍可完成兩個信道的延遲和抽取(采用流水線操作)，每個時鐘節拍需要進行兩個多相分量的乘加運算，即需要同時得到12個非零系數，這可用12個單口ROM實現。其中6個ROM存放1～4信道的系數。另6個ROM存放5～8通道的系數。其存儲格式如表2和表3所列。



這樣，每當時鐘上升沿到來時，就可以同時輸出兩個子信道的12個非零系數。通?？梢栽O計一個模4減法計數器來實現ROM地址的產生。當數據準備好后，發出一個計數器的使能信號，計數器開始計數。因為首先計算的是4信道和8信道，所以，計數器的初始值為3，采用減一計數，計數到0后再進行循環。

2.3? 時序的設計

由于信號s(n)的輸入速率為64 MHz。故在64 MHz時鐘驅動下，每一個節拍計算兩個子信道，8個信道的計算需要用4個節拍來完成，并得到8個復數。這8個復數必須同時進入FFT模塊，所以，可在FFT之前設計一組乒乓RAM來接收這8個復數。其中一個RAM以64 MHz的速率存放前面的計算結果，每個節拍接收兩個復數，4個節拍接收完8個復數后開始FFT運算，同時換成另一個RAM接收前面的計算結果。等到8個復數都存放好之后，再開始FFT運算，此時又再次換成第一個RAM接收前面的計算結果，并依次循環。根據這樣的時序設計，FFT模塊的時鐘應為16 MHz。FFT運算由IP核完成。經FFT運算后同時可得到8個復數形式的結果，由于復數分成實虛部的表示形式，且實虛部都用32位二進制數表示，因此，8個復數需要16個32位的二進制數表示，也就是芯片上需要16×32=512個引腳，這對于任何芯片都是不可能辦到的。為此，應在FFT模塊的輸出端也設計一個乒乓RAM。其中一個RAM先將8個FFT運算結果存儲起來，然后以64 MHz的時鐘頻率每個節拍向外輸出兩個復數(即4個32為二進制數)，直到4個節拍全部輸出完畢(即8個復數全部輸出的頻率為16 MHz)，同時另一個RAM以16MHz的時鐘頻率接收FFT的運算結果。然后將兩個RAM的作用交換，再以此循環。

3? 結束語

本文詳細分析了復信號多相濾波器的無盲區改進算法，并根據推導出的數學模型完成了其FPGA的設計。該設計根據信道數和抽取因子之間的倍數關系，解決了延遲和抽取功能的實現問題，并使用乒乓RAM實現了復信號多相濾波器的多通道流水線輸出。