通過對圖1中的整數(shù)倍速抽取器系統(tǒng)進(jìn)行多相分解(分解式1)，然后依次進(jìn)行T3及Nobel變換(抽取)，可以得到抽取系統(tǒng)的多相結(jié)構(gòu)。此結(jié)構(gòu)中濾波器將在F2=F1/D的采樣率下進(jìn)行，也就是說，對于給定的芯片和濾波器結(jié)構(gòu)，濾波器能達(dá)到最高時鐘頻率相同時，該結(jié)構(gòu)能處理的帶寬是圖1的D倍，或者說對相同采樣率的數(shù)據(jù)，該結(jié)構(gòu)對濾波器最高時鐘頻率的要求降低為原來的1/D，因而是一種高效的實現(xiàn)方式。

　　類似地，對圖2中的整數(shù)內(nèi)插系統(tǒng)進(jìn)行多相分解(分解式2),并依次進(jìn)行T4及Nobel變換(零內(nèi)插),以得到整數(shù)內(nèi)插的多相結(jié)構(gòu)，通過變換，將以F1=F2/I的采樣率進(jìn)行濾波運(yùn)算。

　　分?jǐn)?shù)倍采樣率轉(zhuǎn)換器的多相結(jié)構(gòu)有多種實現(xiàn)方案。

　　(1)如果I與D不互質(zhì),可以利用已經(jīng)得到的多相結(jié)構(gòu)，然后與抽取或內(nèi)插級連實現(xiàn)。如圖3(b)中可以把前兩部分用圖5的多相結(jié)構(gòu)實現(xiàn)或把后兩部分用圖6的多相結(jié)構(gòu)實現(xiàn)，具體選擇時可參考D與I的數(shù)值。

　　(2)如果I與D互質(zhì),則可以轉(zhuǎn)化為更為高效的多相結(jié)構(gòu)[1,4]。圖7即是I、D互質(zhì)時的一種高效結(jié)構(gòu)。這一結(jié)構(gòu)的推導(dǎo)利用了多相分解的分解式1和分解式2、T1～T5以及兩數(shù)互質(zhì)時的歐幾里德公式(若I、D互質(zhì)，則存在整數(shù)p、q,使得pI+qD=1)。這樣的結(jié)構(gòu)不是唯一的，通過多采樣率系統(tǒng)的網(wǎng)絡(luò)變換，還可以得到其他的結(jié)構(gòu)。在此結(jié)構(gòu)中，濾波器運(yùn)算是在F4的采樣率中進(jìn)行的，且有F4=F1/D=F2/I，與最初的形式相比，濾波器的最高時鐘頻率相同時，處理帶寬增大為原來的I×D倍。

?

?

?

　　該多相結(jié)構(gòu)中的Rm,n(z4)可以由原始濾波器經(jīng)過兩次多相分解而求得。特殊地，如果有濾波器的級數(shù)N=DI,則 Rm,n(z4)=h[(n+1)I-(m+1)T3]，為原始濾波器某一項的系數(shù)。

　　4 FPGA設(shè)計與驗證

　　由于整數(shù)倍抽取和內(nèi)插的實現(xiàn)過程可以包含在分?jǐn)?shù)采樣率變換器的實現(xiàn)過程中，因此下面只討論I、D互質(zhì)的有理數(shù)采樣率變換器的實現(xiàn)。

　　根據(jù)圖7的多相結(jié)構(gòu)，對于I、D互質(zhì)的分?jǐn)?shù)抽樣率轉(zhuǎn)化系統(tǒng)，可以分解為四個模塊：

　　(1)輸入與延時鏈模塊。這部分的時鐘周期應(yīng)該為T1。

　　(2)R0～RI-1的延時與抽取模塊。注意：抽取器只是在第0,D,……,N×D個時鐘周期讓信號通過，其他時鐘周期阻隔信號。若已知延時與抽取鏈的功能，則可用一個如圖8(a)所示的多相選擇開關(guān)來實現(xiàn)，而圖8(b)給出了該電路的一種實現(xiàn)方案，其中TClk_T4 =DTclk_T1,T4為模塊3的時鐘周期。

　　(3)本系統(tǒng)最為關(guān)鍵的部分是第三部分。該部分是運(yùn)算的主體部分，對整個系統(tǒng)的資源利用率和時鐘性能有很大的影響。該模塊需要實現(xiàn)的是I×D個FIR濾波器。對于給定的設(shè)計，這些濾波器的系數(shù)是常數(shù),可由如下方法得到:

　　①根據(jù)低通濾波器的要求，用Matlab的FDAtool計算出濾波器的系數(shù)，并使其階數(shù)N=M×I×D，M為正整數(shù),可根據(jù)濾波器的需要選取。

　　②利用多相分解公式計算每個濾波器的系數(shù)。

　　③把所得到的數(shù)字進(jìn)行定點化處理(比如系數(shù)同乘以2 048,取整，待計算出結(jié)果后右移11位)。

　　對于常系數(shù)的FIR濾波器，在FPGA實現(xiàn)時，有多種可以選擇的方式以降低復(fù)雜性。在本設(shè)計中，采用簡化的加法器圖[3]來實現(xiàn)，避免了使用資源代價較大的通用乘法器，同時提高了系統(tǒng)的整體性能。例如，在測試系統(tǒng)的設(shè)計中，需要計算132×x(n)、28×x(n-1)、126×x(n-2)、13×x(n-3),用圖9方案來實現(xiàn)時，將比用四個通用乘法器節(jié)省更多的LE資源，并且使最高的時鐘頻率得到了提高。表1給出了一個測試系統(tǒng)的資源與性能對比(使用了Altera公司的EP1C3T144C6芯片及Quartus II 5.1版本進(jìn)行綜合)。

　　(4)第四部分是與第二部分類似的模塊。零內(nèi)插器的特點是某個時鐘周期有用信號通過，其余時鐘周期通過零值，因而內(nèi)插與延時相加模塊也可用一個多相選擇開關(guān)來實現(xiàn)。內(nèi)插與延時相加模塊實現(xiàn)電路圖如圖10所示。

?

?

?

?

?

　　圖11給出了一個D=3、I=4、N為12時的分?jǐn)?shù)采樣率變換的部分仿真結(jié)果(Modelsim 6.1)。其中，濾波器系數(shù)定點化為12位補(bǔ)碼，輸入、輸出數(shù)據(jù)為12位補(bǔ)碼整數(shù), 測試輸入序列為20kHz的正弦波波形序列，采樣率為600kHz,輸出為800kHz采樣的正弦波序列。通過把輸入輸出序列保存并做FFT變換，可以得到兩者的實際頻率相同的結(jié)論。

　　利用FIR濾波器的多相分解及多采樣率網(wǎng)絡(luò)變換技術(shù)，本文介紹了一種有理數(shù)采樣率變換器的高效多相結(jié)構(gòu)，并結(jié)合FPGA芯片的結(jié)構(gòu)進(jìn)行了實現(xiàn)與優(yōu)化。文中的一些方法也適用于其他多采速率系統(tǒng)的設(shè)計。