基于Verilog HDL的DDS設(shè)計與仿真

　　直接數(shù)字頻率合成技術(shù)(Direct Digital Synthesize，DDS)是繼直接頻率合成技術(shù)和鎖相式頻率合成技術(shù)之后的第三代頻率合成技術(shù)。它采用全數(shù)字技術(shù)，并從相位角度出發(fā)進行頻率合成。隨著微電子技術(shù)和數(shù)字集成電路的飛速發(fā)展，以及電子工程領(lǐng)域的實際需要，DDS日益顯露出優(yōu)于傳統(tǒng)頻率合成技術(shù)的一些性能，高分辨率、極短的頻率切換時間、相位噪聲低、便于集成等，逐步成為現(xiàn)代頻率合成技術(shù)中的佼佼者。

　　目前，DDS的設(shè)計大多是應(yīng)用HDL(Hardware Description Language)對其進行邏輯描述。整個設(shè)計可以很容易地實現(xiàn)參數(shù)改變和設(shè)計移植，給設(shè)計者帶來很大的方便。Verilog HDL就是其中一種標(biāo)準(zhǔn)化的硬件描述語言，它不僅可以進行功能描述，還可以對仿真測試矢量進行設(shè)計。Altera 公司開發(fā)的QuartusⅡ設(shè)計軟件，提供了Verilog HDL的設(shè)計界面以及編譯平臺，并且該公司還集成了可供程序下載的FPGA器件CYCLONEⅡ系列芯片，這樣大大縮短了DDS的設(shè)計周期。

　　1 DDS的設(shè)計原理

　　DDS的原理圖如圖1所示。DDS實現(xiàn)頻率合成主要是通過查表的方式進行的。

　　正弦查詢表是一個只讀存儲器(ROM)，以相位為地址，存有1個或多個按0°～360°相位劃分幅值的正弦波幅度信息。相位累加器對頻率控制字進行累加運算，若需要還可以加入相位控制字，得到的結(jié)果作為正弦波查詢表的地址。正弦查詢表的輸出為數(shù)字化正弦幅度值，通過D/A轉(zhuǎn)換器轉(zhuǎn)化為近似正弦波的階梯波，再通過低通濾波器濾除高頻成分和噪聲最終得到一個純正度很高的正弦波。

　　1.1 建模

　　如圖2所示正弦波y=sin(2πx)，若以f量化的量化頻率對其幅度值進行量化，一個周期可以得到M=f量化個幅度值。將這些幅度值按順序存入到ROM。相位累加器在參考時鐘的驅(qū)動下，每來1個脈沖，輸出就會增加1個步長相位增量X，輸出數(shù)據(jù)作為地址送入ROM中，讀出對應(yīng)的幅度值形成相應(yīng)的波形。

　　1.2 參數(shù)設(shè)定

　　DDS輸出信號頻率：

　　其中，X為頻率累加器設(shè)定值;N為相位累加器位數(shù);fc為參考時鐘頻率。

　　例如，假定基準(zhǔn)時鐘為200 MHz，累加器的位數(shù)為32，頻率控制字X為：

　　0x08000000H，即為227，則：

　　再設(shè)定頻率控制字X為0x80000000H，即為231，則：

　　可見，理論上通過設(shè)定DDS相位累加器位數(shù)N、頻率控制字X和基準(zhǔn)時鐘fc的值，就可以得到任一頻率的輸出。

　　頻率分辨率為：fres=fc/2N，由參考時鐘和累加器的位數(shù)決定，當(dāng)參考時鐘的頻率越高，相位累加器的位數(shù)越高，所得到的頻率分辨率就越高。

　　1.3 方案的選擇

　　在利用FPGA制作DDS時，相位累加器是決定DDS性能的一個關(guān)鍵部分。一方面可以利用進位鏈來實現(xiàn)快速、高效的電路結(jié)構(gòu)，同時長的進位鏈會減少其他邏輯的布線資源，限制整個系統(tǒng)速度的提高;另一方面可以利用流水線技術(shù)提高工作頻率，但系統(tǒng)頻率轉(zhuǎn)換速度會相對降低。在選擇累加器實現(xiàn)方案時需要綜合考慮。

　　正弦波查詢表ROM也是制作的重點。在FPGA中ROM表的尺寸隨著地址位數(shù)或數(shù)據(jù)位數(shù)的增加呈指數(shù)遞增，如何在滿足性能的前提下節(jié)省資源開銷。一方面通過相位累加器的輸出截斷方式，例如從32位的相位累加器結(jié)果中提取高16位作為ROM的查詢地址，由此而產(chǎn)生的誤差會對頻譜純度有影響，但是對波形的精度的影響是可以忽略的;另一方面可以根據(jù)信號周期對稱性來壓縮ROM的尺寸，這時系統(tǒng)硬件設(shè)計復(fù)雜度會有所增加。因此，需要選取合適的參數(shù)和ROM壓縮技術(shù)，在滿足系統(tǒng)性能的前提下使得系統(tǒng)盡量優(yōu)化。

　　2 Verilog HDL實現(xiàn)DDS模塊

　　2.1 相位累加器

　　上述為相位累加器的Verilog HDL功能實現(xiàn)，其中數(shù)據(jù)寬度為32位。同時利用QuartusⅡ進行波形仿真見圖3。對應(yīng)的模塊符號見圖4。

　　2.2 ROM正弦查詢表

　　根據(jù)DDS的原理，將正弦波形的量化數(shù)據(jù)存儲于波形查詢表ROM中，即可完成正弦波發(fā)生的功能。Altera公司提供了LPM ROM(ROM兆函數(shù))，這里只需借助Matlab生成.mif文件，并加載到LPM ROM中即可得到所需的正弦查詢表ROM。

　　在Matlab中，運行下面的語句可以得到儲存正弦波數(shù)字幅度值的.mif文件。例如產(chǎn)生214×12 b的正弦波0～27π幅度值，語句如下：

　　由此而生成的rom.mif文件內(nèi)容是正弦波0～2π數(shù)字幅度值，但是格式不符合.mif。文件的格式，需要對其進行修改。.mif文件的格式如下：

　　這樣通過例化LPM ROM得到了正弦波查詢表ROM的模塊，地址寬度為14位，輸出數(shù)據(jù)為12位。模塊符號見圖5。

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本文導(dǎo)航

第 1 頁：基于Verilog HDL的DDS設(shè)計與仿真
第 2 頁：?DDS頂層模塊的實現(xiàn)

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Verilog HDL設(shè)計(提高)

Verilog HDL設(shè)計(提高)，感興趣的小伙伴們可以瞧一瞧。

2016-11-10 15:29:36

Verilog HDL虛擬器件和虛擬接口模型

Verilog HDL虛擬器件和虛擬接口模型

2017-02-07 18:25:21

基于FPGA Verilog-HDL語言的串口設(shè)計

基于FPGA Verilog-HDL語言的串口設(shè)計

2017-02-16 00:08:59

Verilog HDL入門教程之Verilog HDL數(shù)字系統(tǒng)設(shè)計教程

本文檔的主要內(nèi)容詳細(xì)介紹的是Verilog HDL入門教程之Verilog HDL數(shù)字系統(tǒng)設(shè)計教程。

2018-09-20 15:51:26

如何設(shè)計常用模塊的Verilog HDL？

本文檔的主要內(nèi)容詳細(xì)介紹的是常用模塊的Verilog HDL設(shè)計詳細(xì)資料免費下載。

2018-10-16 11:12:54

Quartus-II使用教程之Quartus Ⅱ的Verilog HDL建模與仿真資料說明

本文檔的主要內(nèi)容詳細(xì)介紹的是Quartus-II使用教程之Quartus Ⅱ的Verilog HDL建模與仿真資料說明

2018-12-07 08:00:00

Verilog HDL入門教程

本文主要介紹了Verilog HDL 語言的一些基本知識，目的是使初學(xué)者能夠迅速掌握HDL 設(shè)計方法，初步了解并掌握Verilog HDL語言的基本要素，能夠讀懂簡單的設(shè)計代碼并能夠進行一些簡單設(shè)計的Verilog HDL建模。

2019-02-11 08:00:00

Verilog-HDL深入講解

Verilog HDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的。

2019-11-13 07:03:00

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Verilog HDL的基礎(chǔ)知識詳細(xì)說明

硬件描述語言基本語法和實踐（1）VHDL 和Verilog HDL的各自特點和應(yīng)用范圍（2）Verilog HDL基本結(jié)構(gòu)語言要素與語法規(guī)則（3） Verilog HDL組合邏輯語句結(jié)構(gòu)

2019-07-03 17:36:00

Verilog HDL和VHDL的區(qū)別

Verilog HDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL

2020-06-17 16:13:11

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Verilog HDL語言技術(shù)要點

的是硬件描述語言。最為流行的硬件描述語言有兩種Verilog HDL/VHDL，均為IEEE標(biāo)準(zhǔn)。Verilog HDL具有C語言基礎(chǔ)就很容易上手，而VHDL語言則需要Ada編程基礎(chǔ)。另外Verilog

2020-09-01 11:47:09

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Verilog教程之Verilog HDL程序設(shè)計語句和描述方式

本文檔的主要內(nèi)容詳細(xì)介紹的是Verilog教程之Verilog HDL程序設(shè)計語句和描述方式。

2020-12-09 11:24:23

Verilog HDL教程135例免費下載

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2021-01-21 16:30:53

如何使用Verilog HDL描述可綜合電路？

1、如何使用Verilog HDL描述可綜合電路 Verilog 有什么奇技淫巧？我想最重要的是理解其硬件特性。Verilog HDL語言僅是對已知硬件電路的文本描述。所以編寫前：對所需實現(xiàn)的硬件

2021-04-04 11:19:00

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解析Vivado如何調(diào)用DDS的IP進行仿真

本次使用Vivado調(diào)用DDS的IP進行仿真，并嘗試多種配置方式的區(qū)別，設(shè)計單通道信號發(fā)生器（固定頻率）、Verilog查表法實現(xiàn)DDS、AM調(diào)制解調(diào)、DSB調(diào)制解調(diào)、可編程控制的信號發(fā)生器（調(diào)頻調(diào)相）。

2021-04-27 16:33:06

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