在可編程技術發展的最初階段，可編程能力出現了兩個極端。一個極端的代表是單核CPU和DSP單元。這些器件使用含有一系列可執行指令的軟件來進行編程。對于編程人員，在概念上以連續的方式來開發這些指令，而高級處理器能夠對指令重新排序，在運行時從這些連續程序中提取出指令級并行處理操作。作為對比，可編程技術另一極端的代表是FPGA.通過開發可配置硬件電路對這些器件編程，完全并行執行。使用FPGA的設計人員實際上是大規模開發粒度非常精細的并行應用。多年以來，這兩個極端同時存在，每一類型的可編程功能適用于不同的應用領域。但是，最近的技術發展趨勢表明，有更好的技術同時實現了可編程和并行處理操作。

　　軟件可編程器件的第二種趨勢是復雜硬件的出現，從順序程序中提取出指令級并行處理操作。單核體系結構輸入指令流，在器件中執行它們，這些器件會有很多并行功能單元。處理器硬件的很大一部分必須專門用于從順序代碼中動態提取出并行處理操作。此外，硬件還會嘗試去補償存儲器延時。一般而言，編程人員開發程序時沒有考慮處理器的底層存儲器結構，好像只有大規模的統一快速存儲器。相比較而言，處理器必須處理實際延時，以及與外部存儲器的有限帶寬鏈接。為保持功能單元能夠傳送數據，處理器必須從外部存儲器中預先獲取數據，放入片內高速緩存中，這樣，數據更接近要進行計算的地方。使用這些技術，性能經過多年的提高后，這類體系結構的改動已經不大了。

　　圖1.可編程和并行技術最近的發展趨勢

　　在傳統處理器體系結構上，這兩種趨勢的優勢日益減小，我們開始尋找各種軟件可編程器件，這些器件的發展非常快，如圖1所示。重點是從運行時自動提取指令級并行處理操作，發展到在編碼時明確的找到線程級并行處理操作。開始出現高度并行的多核器件，一般趨勢是含有多個簡單處理器，很多晶體管專門用于計算，而不是采用高速緩存，提取并行處理操作。這些器件一般包括含有2、4或者8個內核的多核CPU，以及含有數百個適用于數據并行計算的簡單內核的GPU等。為能夠在這些多核器件上實現高性能，編程人員必須以并行方式清晰的對實際應用進行編程。每一內核都必須分配一定的工作，這樣，所有內核能夠協同工作，執行某一計算。這也是FPGA設計人員在開發其高級系統體系結構時所做的工作。

　　考慮到多核新時代開發并行程序的需求，開發了OpenCL （開放計算語言），以便開發跨平臺并行編程標準。OpenCL標準還能夠自然的描述在FPGA中實現的并行算法，其抽象級要比VHDL或者Verilog等硬件描述語言（HDL）高得多。雖然有很多高級綜合工具能夠實現高等級的抽象功能，但是都存在同樣的基本問題。這些工具會采用連續C程序，產生并行HDL實現。在開發HDL時，困難還不是很明顯，但是，提取出線程級并行處理操作在FPGA中實現以提高性能時，困難卻非常大。而FPGA的并行功能非常強大，與其他器件相比，在盡可能提取并行功能時出現任何失敗的后果都非常嚴重。OpenCL標準能夠解決很多這類問題，它支持編程人員明確的設定并控制并行處理操作。與純C語言描述的連續程序相比，OpenCL標準能夠更自然的匹配FPGA的高度并行特性。

　　OpenCL應用程序含有兩部分。OpenCL主程序是純軟件例程，以標準C/C++編寫，可以運行在任何類型的微處理器上。例如，這類處理器可以是FPGA中的嵌入式軟核處理器、硬核ARM處理器或者外置x86處理器。

　　在這一主軟件例程執行期間的某一點，某一功能有可能需要進行大量的計算，這就可以受益于并行器件的高度并行加速功能，例如CPU、GPU、FPGA等器件。要加速的功能被稱為OpenCL內核。采用標準C編寫這些內核；但是，采用結構對其進行注釋，以設定并行處理操作和存儲器等級。圖2中的例子對兩個數組a和b進行矢量加法，將結果寫回輸出數組應答中。矢量的每一元素都采用了并行線程，當采用像FPGA這類具有大量精細粒度并行單元的器件進行加速時，能夠很快的計算出結果。主程序使用標準OpenCL API，支持將數據傳送至FPGA，調用FPGA內核，傳回得到的數據。

　　圖2.在FPGA上實現的OpenCL例子

　　在FPGA中，可以把內核功能傳送到專用深度流水線硬件電路中，它使用了流水線并行處理概念，在本質上就是多線程的。這些流水線的每一條都可以復制多次，與一條流水線相比，提供更強的并行處理功能。

　　在FPGA上實現OpenCL標準的優勢

　　使用OpenCL描述來開發FPGA設計，與基于HDL設計的傳統方法相比，具有很多優勢。開發軟件可編程器件的流程一般包括進行構思、在C等高級語言中對算法編程，然后使用自動編譯器來建立指令流。面向OpenCL的Altera SDK提供了設計環境，很容易在FPGA上實現OpenCL應用。如圖3所示。

　　圖3.面向OpenCL的Altera SDK簡介

　　可以把這一方法與傳統的FPGA設計方法相比較，在傳統方法中，設計人員的主要工作是對硬件按照每個周期進行描述，用于實現其算法。傳統流程涉及到建立數據通路，通過狀態機來控制這些數據通路，使用系統級工具連接至底層IP內核，由于必須要滿足外部接口帶來的約束，因此，需要處理時序收斂問題。面向OpenCL的Altera SDK幫助設計人員自動完成所有這些步驟，使他們能夠集中精力定義算法，而不是重點關注乏味的硬件設計。以這種方式進行設計，設計人員很容易移植到新FPGA，性能更好，功能更強，這是因為OpenCL編譯器將相同的高級描述轉換為流水線，從而發揮了FPGA新器件的優勢。

　　在FPGA上使用OpenCL標準，與目前的硬件體系結構（CPU、GPU，等）相比，能夠大幅度提高性能，同時降低了功耗。此外，與使用Verilog或者VHDL等底層硬件描述語言（HDL）的傳統FPGA開發方法相比，使用OpenCL標準、基于FPGA的混合系統（CPU + FPGA）具有明顯的產品及時面市優勢。