7系列FPGA是Xilinx新推出的基于28nm工藝的FPGA，其中包含三個系列：Artix、Kintex和Virtex。因項目要使用kintex7為平臺做設計，需要對其內部結構做了研究，首先從CLB（Configurable Logic Block）開始：

CLB構成了Kintex7主要邏輯單元，其中包含2個Slice，并且Slice分為2種：SLICEL和SLICEM，SLICEL為普通的Slice邏輯單元，而SLICEM在基本邏輯功能的基礎上可以擴展為分布式RAM或者移位寄存器。在所有Slice資源中，有2/3是SLICEL，因此一個CLB可以有2個SLICEL或者1個SLICEL、1個SLICEM組成。

如圖1所示為SLICEM的內部結構，其中包含4個6輸入LUT（紅色圈）、進位鏈（黃色圈）、多路復用器（藍色圈）和8個寄存器（綠色圈）。

6-input LUT：此處LUT沿用了Xilinx 6系列FPGA的6輸入LUT結構，6-input LUT內部是由2個5-input LUT組成，有兩個輸出分別對應O?6和O5。在設計中，如果綜合后有2個5-input LUT需要是使用，如果在ISE將綜合選項-lc(LUT Combining)設置成Area，綜合器XST會將這2個5-input LUT合并在一個6-input LUT中實現，但是此選項相當于以速度換面積，隨之邏輯延時將增大。

寄存器：此處Xilinx區別于Altera器件，其1個LUT對應了2個register，而Altera器件中是一一對應的。從圖中可以發現，第2列的register比第1列多了FF/LAT這個選項，這表示第1列的register只能作為Flip-Flop使用，而第2列的register既能作為Flip-Flop也能作為Latch使用。另外還有INIT0、INIT1、SRLO和SRHI 四個選項，其中INIT0和INIT1配對，表示通過GSR全局復位/置位，此復位/置位網絡為異步的；而SRLO和SRHI配對，表示高電平有效信號SR驅動的復位/置位，此信號可以配置成異步或者同步，但這8個register共用一個SR信號，因此其方式必須相同，根據此特性，建議寫代碼時，復位/置位方式選擇同步高電平有效。

下面對SLICEM做一下重點說明，其可擴展成移位寄存器，如圖2所示，Slice中的每個LUT可配置成32-bit的Shift Register，因此1個Slice最多可擴展成128-bit的Shift Register。其操作模式為1個時鐘周期移1為，通過D輸入端輸入，并且最后1位通過MC31輸出，并且可以以A[6:2]作為5位地址選擇O6輸出32位中的某一位進行輸出。

在寫代碼時，可以按規范寫出移位寄存器的形式，如以下代碼所示：
always@(posedge clk)
if(clk_en)
srl<={srl[31:0],din};
assign dout0=srl[20];

以上代碼綜合出的結構如圖3所示，綜合器只用了1個LUT和1個FF就實現了21-bit的移位寄存器，只需1個Slice。

如按一下代碼進行綜合后得到結構如圖4所示，綜合器使用了21個FF實現了這個21-bit移位寄存器，則需要21個Slice。

always@(posedge clk)
if(rst)
srl<=32’d0;
else
if(clk_en)
srl<={srl[31:0],din};
assign dout0=srl[20];

觀察圖3可以發現，在SRLC32E輸出端Q后又接入了一個FF作為同步輸出，查手冊后發現，此移位寄存器可以配置成兩種輸出模式：靜態地址方式和動態地址方式，這兩種模式的不同之處在于靜態地址方式是同步輸出，圖3中結構是靜態地址方式；而動態地址方式是異步輸出，即沒有后接FF直接從SRLC32E的Q端輸出，以下代碼表示動態地址方式，其中addr是一個變量。
always@(posedge clk)
if(rst)
srl<=32’d0;
else
if(clk_en)
srl<={srl[31:0],din};
assign dout0=srl[addr];

對上面的代碼進行綜合可以得到如圖5所示結構，確定輸出為異步輸出，因此在設計中要注意此處的變化。