前言shineblink core 開發(fā)板（簡(jiǎn)稱Core）的庫函數(shù)支持TF卡讀寫功能，所以只需要調(diào)用兩三個(gè)API，即可實(shí)現(xiàn)TF卡的操作。PS：Core 僅用五、六行代碼即可實(shí)現(xiàn)Wifi/Ble/NB
2022-02-09 08:04:24
, I have this basic doubt that why at all HDL coder is there in Matlab when we have system generator
2018-12-18 10:40:58
你好： 我是一個(gè)購買的帳戶，所以我的許可證應(yīng)該允許訪問所有內(nèi)容。但是當(dāng)我使用System Generator for DSP時(shí)，系統(tǒng)說我的SysGen簽出許可證失敗了。有人知道怎么解決嗎？謝謝
2019-01-28 07:16:36
FPGA中的數(shù)字控制器是什么？System Generator中的PID控制器是如何設(shè)計(jì)的？
2021-04-08 06:51:46
大家好，這是我第一次使用System Generator工具，如果有人能夠解決一個(gè)不讓我繼續(xù)參與我的硬件協(xié)同仿真項(xiàng)目的問題，我想。我正在使用Matlab R2013b，Xilinx ISE 14.7
2020-03-23 06:53:11
根據(jù)我的理解，System Generator是MatLab到RTL的轉(zhuǎn)換，因此不包括Vivado的優(yōu)化過程。問題1--是真的。確實(shí)，Vivado中的優(yōu)化將大大改變系統(tǒng)描述，而系統(tǒng)描述不會(huì)向后兼容
2019-04-25 12:47:45
HI，我正在使用System Generator 2014.4 30天評(píng)估包，Matalb 2014B。簡(jiǎn)單地說我想使用FIR編譯器，當(dāng)我嘗試編輯它的參數(shù)時(shí)，我得到了兩個(gè)錯(cuò)誤： - 1.“來自MEX
2020-03-24 09:01:59
要做一個(gè)將hex文件轉(zhuǎn)化成bin 文件的labview，結(jié)果發(fā)現(xiàn)不少按一行一行處理的，而是將所有字符串當(dāng)成一行來處理的，就是假如有5行二十個(gè)字符的，要去掉每一行的前八個(gè)字符 和最后兩個(gè)字符，中間剩下
2015-06-30 14:24:07
，終于找到了一個(gè)厲害的武器，不用寫一行程序，也不需要在數(shù)據(jù)庫中搞這搞那，就可以完成這些查詢?！ ∥艺业降模?b class="flag-6" style="color: red">一個(gè)國內(nèi)經(jīng)典的老牌網(wǎng)站管理系統(tǒng)，就是CMS了，當(dāng)然，也不是所有的CMS都能作這個(gè)工作，我看了
2012-02-09 17:11:44
=entiresite&q=Xilinx+System+Generator+就這一片還有點(diǎn)價(jià)值，但是怎么連接，matlab官網(wǎng)上說xilinx DSPsystem generator
2013-10-05 11:59:34
USE和System Generator何時(shí)才能勝任64位Windows 7？以上來自于谷歌翻譯以下為原文When will ISE and System Generator be qualified for 64 bit Windows 7?
2018-11-26 15:05:56
想請(qǐng)教一下在LabView中怎么讀取一個(gè)txt，然后把其中一行給刪除。是刪除txt的內(nèi)容 而不是刪除整個(gè)txt。謝謝
2015-05-18 15:34:21
`Labview 怎么用報(bào)表生成函數(shù) 一行一行自動(dòng)換行寫表格Excel`
2017-11-21 13:37:29
最近在搞system generator仿真，發(fā)現(xiàn)getway in這個(gè)模塊參數(shù)設(shè)置變化導(dǎo)致MATLAB閃退問題，貼圖如下其中g(shù)etway in 這個(gè)模塊數(shù)據(jù)類型換成定點(diǎn)有符號(hào)或者無符號(hào)數(shù)都不得行，換成布爾值又會(huì)出現(xiàn)錯(cuò)誤，不知為何?。∏蠼?。
2018-01-05 21:43:53
用的RXT操作系統(tǒng)，每一個(gè)任務(wù)都能創(chuàng)建，可是在執(zhí)行每一個(gè)任務(wù)的過程中，每一個(gè)任務(wù)都只能執(zhí)行兩行或者是一行的代碼，之后的代碼都不能被執(zhí)行了，像是程序死在了一個(gè)地方的感覺一樣，導(dǎo)致所有的任務(wù)都不能執(zhí)行
2019-10-21 21:46:53
在開始學(xué)寫STM32串口通信的代碼實(shí)現(xiàn)前，首先先了解一下兩塊芯片之間通信的分類，按照數(shù)據(jù)傳輸方式可以分為并行通信：數(shù)據(jù)各個(gè)位同時(shí)傳輸，速度快，占用引腳資源多串行通信：數(shù)據(jù)按位傳輸，速度較慢，占用引腳
2021-11-26 07:24:14
翻譯成verilog，在FPGA里面實(shí)現(xiàn)，即system generator。altera有沒有類似的接口，與matlab可以互連，直接在matlab里設(shè)計(jì)我所需要的算法，在翻譯成verilog？
2015-01-14 14:20:50
各位大佬好，我想要將一個(gè)二維數(shù)組中的所有上一行值一直傳遞給下一行，第一行隨機(jī)產(chǎn)生新值，除了列舉法還有什么較為編輯的方法嗎?比如說布爾數(shù)組燈中第一次，第一行隨機(jī)一個(gè)燈（假設(shè)為x）亮了，第二次第二行
2020-08-08 19:16:04
() 函數(shù)配置系統(tǒng)時(shí)鐘，在舊版本的工程中要用戶進(jìn)入main函數(shù)自己調(diào)用SystemIni() 函數(shù)。
那么使用stm32時(shí)是不是啟動(dòng)代碼都不用改??？
STM32時(shí)鐘有幾種，怎么分配？
2018-09-24 09:13:35
與上位機(jī)的串口通信是一個(gè)很常用的程序。碧海藍(lán)天在剛剛接觸stm32芯片時(shí)寫的第一個(gè)簡(jiǎn)單程序就是串口通信，現(xiàn)在把程序代碼甩出來與大家分享。完整的程序哦~一般人我不告訴他庫版本：ST3.0.0文件
2022-02-22 07:26:13
請(qǐng)寫一段HDL 代碼實(shí)現(xiàn)對(duì)輸入時(shí)鐘三分頻的功能（要求輸出時(shí)鐘占空比為50%）[code]module even_division(clk,rst,count1,count2,clk_even
2012-03-15 10:05:52
串口通信時(shí)用jlink調(diào)試，單步運(yùn)行能得到第一行的正確結(jié)果。但全速運(yùn)行就成了第二行那樣了
2019-07-10 05:45:22
的水平只是有個(gè)基礎(chǔ)，想進(jìn)FPGA這一行，投了很多簡(jiǎn)歷，大部分都是要工作經(jīng)驗(yàn)的，面試的機(jī)會(huì)都不給。感覺進(jìn)這行好難呀。
2013-03-14 23:40:46
各位好，最近在使用system generator 搭建一個(gè)ifft設(shè)計(jì)模塊，使用ise調(diào)用，但是在下載到板子后，示波器輸出波形去在沒有輸入的情況下仍然有波形，確定不是噪聲，波形還是很規(guī)律，求解釋呀！
2016-07-13 13:21:30
使用system generator導(dǎo)入xilinx模塊時(shí)，只要連線兩個(gè)模塊，matlab就崩潰，有知道原因的大佬嗎？
2018-01-19 17:54:57
利用stm32的串口進(jìn)行數(shù)據(jù)接收中間總會(huì)出現(xiàn)完整的一行無發(fā)記錄是為什么？
2021-12-09 06:23:09
simulink我意識(shí)到研討會(huì)列出了Matlab2012a。我安裝了Matlab R2016b和Matlab R2017a。哪一個(gè)與Xilinx System Generator兼容？我是否需要?jiǎng)h除所有工具
2018-12-27 10:55:34
大家好，我正在使用具有Virtex-4 FX100的定制板。在內(nèi)部，有一個(gè)基于VHDL的框架，它將定制板上的不同部分與“DSP內(nèi)核”連接，后者是在System Generator下開發(fā)的。在這
2019-01-15 10:39:11
有做System Generator處理圖像的嗎？遇到一些問題，一起商量下
2020-09-28 19:04:58
、基于模型設(shè)計(jì)的HDL代碼自動(dòng)生成技術(shù)應(yīng)用需求近年來，現(xiàn)場(chǎng)可編程門陣列（FPGA）被廣泛應(yīng)用于航空航天、汽車、通信、工業(yè)自動(dòng)化、電機(jī)控制、醫(yī)學(xué)成像等嵌入式應(yīng)用領(lǐng)域。傳統(tǒng)的FPGA上的數(shù)字設(shè)計(jì)實(shí)現(xiàn)依賴于
2021-06-08 09:29:26
嗨，大家好，我們都知道系統(tǒng)genreator可以生成硬件語言（verliog和VHDL）。但我的問題是：與專業(yè)的HDL程序員相比，如何更好地了解系統(tǒng)生成器生成的這些代碼，哪一個(gè)更有效？問候瑞安以上
2019-02-20 10:25:40
嗨，我正在嘗試學(xué)習(xí)如何使用System Generator來創(chuàng)建自己的IP核。首先，我在DocNav中找到了一個(gè)ug948-vivado-sysgen-tutorial文檔。我在哪里可以找到本文檔中描述的示例？我在安裝目錄中的“examples”文件夾中找不到完全相同的示例。提前致謝馬丁
2020-05-22 07:22:09
右鍵某一行，根據(jù)坐標(biāo)選中這一行
2016-05-04 23:08:35
大家好！我現(xiàn)在實(shí)現(xiàn)了點(diǎn)擊按鈕在表格添加一行數(shù)據(jù)，如何通過點(diǎn)擊另外一個(gè)按鈕，刪除表格中一行
2012-09-30 11:40:18
顯示出數(shù)據(jù)）疑問：如果采用串口中斷方式，中斷服務(wù)函數(shù)該怎么寫？我不明白的是：接收到數(shù)據(jù)后，RI=1，此時(shí)單片機(jī)進(jìn)入中斷函數(shù)，當(dāng)發(fā)送完數(shù)據(jù)之后，單片機(jī)是不是也進(jìn)入中斷函數(shù)？新手求解另外，下圖中program size 這一行的提示是什么意思？
2015-07-05 17:01:13
各位大佬，我在安裝System Generator時(shí)，跟著教程走，發(fā)現(xiàn)在vivado中沒有出現(xiàn)System Generator for DSP這個(gè)選項(xiàng)，請(qǐng)問是我哪里安裝得不對(duì)嗎？
2023-09-26 21:54:58
當(dāng)我完成SDx 2017.2的安裝時(shí)，沒有安裝System Generator的選項(xiàng)。我正在運(yùn)行從Xilinx下載的安裝程序：https：//www.xilinx.com/member/forms
2019-01-07 10:59:00
你好，我叫Joaquín。有人知道，我可以在Matlab / Simulink中使用System Generator創(chuàng)建一個(gè)雙向（inout）端口。我正在嘗試為Xilinx的外部存儲(chǔ)器創(chuàng)建一個(gè)接口
2019-05-09 14:36:24
最近在使用system generator設(shè)計(jì)一個(gè)rs編碼譯碼的模型，總的思想是在rs編碼產(chǎn)生信號(hào)后，插入一個(gè)誤碼，然后作為信號(hào)源進(jìn)行解碼，看是否能夠正常的進(jìn)行解碼，求解是怎么才能把rs編碼后的信號(hào)存儲(chǔ)起來作為信號(hào)源
2016-07-20 20:13:59
System Generator for DSP的特點(diǎn)是什么？如何使用System Generator for DSP實(shí)現(xiàn)系統(tǒng)級(jí)建模？怎么在Matlab中實(shí)現(xiàn)數(shù)字通信FPGA硬件設(shè)計(jì)？
2021-04-29 06:20:46
目前我做到。把數(shù)據(jù)一行一行輸入，用添加表格到excel的控件，但是每一次寫入，上一次的數(shù)據(jù)就沒了。怎么樣實(shí)時(shí)向excel填入數(shù)據(jù)，一行一行的填滿。？
2017-12-21 11:52:28
*1000)%1000);理想狀態(tài)應(yīng)該一行一行比較緊湊才對(duì)我不知道為啥換了串口助手后會(huì)多一個(gè)空行,求解釋和解決問題
2022-06-17 09:25:26
各位好：最近遇到一個(gè)比較煩的問題。我現(xiàn)在在txt里面存了比較多的數(shù)據(jù)，大概200M。每一行數(shù)據(jù)不多但是行數(shù)比較多，現(xiàn)在我想讀取最后一行數(shù)據(jù)，而且還不能把文件全部讀取出來，那樣非常占用內(nèi)存。大伙有沒有比較好的辦法解決？每一行的數(shù)據(jù)長(zhǎng)度都不一樣
2019-08-05 11:17:11
/STM32F469xx and STM32F479xx devices. This parameter must be a number between Min_Data = 2 and Max_Data = 7*/#endif//正文第一行最后有個(gè)"\"是什么意思？去掉之后編譯就會(huì)出錯(cuò)。
2020-03-30 04:35:49
我想從數(shù)組中取出非零元素的下標(biāo)/位置，可是我寫的程序只能取出每一行第一個(gè)非零元素的下標(biāo)，每一行第二個(gè)及以后的元素坐標(biāo)就直接跳過了，緊接著就顯示下一行第一個(gè)非零元素的位置了。我寫的圖已經(jīng)上傳
2019-08-29 19:32:39
`程序員改了一行代碼后...`
2016-04-29 10:36:39
第一行代碼 Android 第2版 郭霖 人郵 2016.12 高清版-2016.12-P580
2018-02-01 11:27:30
第一行代碼Android第2版-郭霖
2020-04-03 12:08:33
如圖，在圖一中把“壓力1”“壓力2”都設(shè)為默認(rèn)值，關(guān)掉vi再次打開的時(shí)候第一行 第二行都變成了“壓力2”如圖2怎么回事？想要的效果是第一行 第二行 都有自己的默認(rèn)值，每次打開vi的時(shí)候都不需要重新輸入
2017-09-11 15:35:13
必須為整數(shù)，也就是說1秒鐘只能顯示1000行數(shù)據(jù)，我想在一秒鐘在一個(gè)一維數(shù)組中顯示采集數(shù)據(jù)的每一行，請(qǐng)問該如何實(shí)現(xiàn)
2018-08-13 11:27:39
請(qǐng)問怎么依次發(fā)送這個(gè)二維數(shù)組的第一行第二行，之后跳轉(zhuǎn)回來再發(fā)送第一行 第二行
2017-12-25 19:59:38
使用multiedit后用了MULTIEDIT_SetWrapWord(hItem）這個(gè)只是整字換行請(qǐng)問怎樣能實(shí)現(xiàn)在一行顯示指定數(shù)量的字符后換到下一行？怎樣換行
2019-08-06 21:47:48
請(qǐng)問斷點(diǎn)所在的那一行代碼是否已經(jīng)執(zhí)行？
2019-11-11 04:35:48
兄弟們，請(qǐng)問火車站那種顯示當(dāng)前將要到站列車的LED屏，一行一行往上滾，怎么實(shí)現(xiàn) ？？
2020-05-27 05:55:11
請(qǐng)問，我想把字體按規(guī)定顯示成我想要的顏色，但是只能是一行顯示，倒下一行來了上一行的顏色又變回很色了，怎么保持顏色？我是新手，請(qǐng)大佬們給指點(diǎn)一下，謝謝！
2019-01-21 14:33:15
采用Gardner算法，對(duì)QPSK調(diào)制解調(diào)系統(tǒng)中的位同步系統(tǒng)進(jìn)行設(shè)計(jì)與實(shí)現(xiàn)，大大提高了系統(tǒng)性能和資源利用率。重點(diǎn)闡述采用FPGA開發(fā)環(huán)境System Generator系統(tǒng)設(shè)計(jì)工具進(jìn)行位同
2010-07-21 16:12:40
26 深入了解賽靈思System Generator中的時(shí)間參數(shù)
基于模型的設(shè)計(jì)(MBD)因其在縮小實(shí)時(shí)系統(tǒng)抽象的數(shù)學(xué)建模和物理實(shí)現(xiàn)之間差距方面的光明前景而備受關(guān)注。通過使用相同的
2009-12-29 11:40:30
1300 
HDL設(shè)計(jì)和驗(yàn)證與System Generator相結(jié)合
Xilinx®SystemGeneratoRForDSP是用來協(xié)助系統(tǒng)設(shè)計(jì)的MATLABSimulink模塊集。SystemGeneratorforDSP在熟悉的MATLAB環(huán)境中引入XilinxFPGA對(duì)象，讓您能夠
2010-01-06 14:39:301181 
51單片機(jī)與串口通信的代碼設(shè)計(jì)
2011-11-09 17:47:28172 Xilinx公司推出的DSP設(shè)計(jì)開發(fā)工具System Generator是在Matlab環(huán)境中進(jìn)行建模，是DSP高層系統(tǒng)設(shè)計(jì)與Xilinx FPGA之間實(shí)現(xiàn)的橋梁。在分析了FPGA傳統(tǒng)級(jí)設(shè)計(jì)方法的基礎(chǔ)上，提出了基于System Generator的
2013-01-10 16:51:2458 Xilinx FPGA工程例子源碼：System Generator的設(shè)計(jì)實(shí)例
2016-06-07 14:41:5722 環(huán)境 ?Matlab 2014 a ?Vivado 2014.4 ?System generator 2014.4 實(shí)現(xiàn)步驟 1、模型搭建與仿真 在simulink環(huán)境下工程搭建如下 圖3 四路加
2017-02-08 01:10:08473 
最新版System Generator支持快速開發(fā)和實(shí)現(xiàn)基于All Programmable FPGA、SoC和MPSoC的無線電設(shè)計(jì) 賽靈思日前宣布推出高級(jí)設(shè)計(jì)工具System Generator
2017-02-09 01:23:41279 前一陣一直在忙，所以沒有來得及寫博文。弄完雜七雜八的事情，又繼續(xù)FPGA的研究。使用Verilog HDL語言和原理圖輸入來完成FPGA設(shè)計(jì)的方法都試驗(yàn)過了，更高級(jí)的還有基于System Generator和基于EDK/Microblaze的方法。
2017-02-11 03:10:118192 
System Generator是Xilinx公司進(jìn)行數(shù)字信號(hào)處理開發(fā)的一種設(shè)計(jì)工具，它通過將Xilinx開發(fā)的一些模塊嵌入到Simulink的庫中，可以在Simulink中進(jìn)行定點(diǎn)仿真，可是設(shè)置
2017-02-11 11:53:113778 
system generator是xilinx公司的系統(tǒng)級(jí)建模工具，它是擴(kuò)展mathworks公司的MATLAB下面的simulink平臺(tái)，添加了XILINX FPGA專用的一些模塊。加速簡(jiǎn)化了FPGA的DSP系統(tǒng)級(jí)硬件設(shè)計(jì)。
2017-02-11 19:21:337386 
基于FPGA Verilog-HDL語言的串口設(shè)計(jì)
2017-02-16 00:08:5935 第一行代碼——Android
2017-03-19 11:24:330 現(xiàn)在的FPGA算法的實(shí)現(xiàn)有下面幾種方法： 1. Verilog/VHDL 語言的開發(fā) ; 2. system Generator; 3. ImpulsC 編譯器實(shí)現(xiàn)從 C代碼到 HDL 語言； 4.
2017-11-17 14:29:067298 在FPGA平臺(tái)上應(yīng)用System Generator工具實(shí)現(xiàn)了高精度頻率估計(jì)Rife算法。不同于傳統(tǒng)的基于HDL代碼和IP核的設(shè)計(jì)方法，采用System Generator工具可以使復(fù)雜算法
2017-11-18 09:01:512208 
Xilinx System Generator 是專門為數(shù)字信號(hào)算法處理而推出的模型化設(shè)計(jì)平臺(tái)，可以快速、簡(jiǎn)單地將DSP系統(tǒng)的抽象算法轉(zhuǎn)換成可綜合的、可靠的硬件系統(tǒng)，彌補(bǔ)了大部分對(duì)C語言以及Matlab工具很熟悉的DSP工程師對(duì)于硬件描述語言VHDL和Verilog HDL認(rèn)識(shí)不足的缺陷。
2018-07-19 09:32:003716 
了解如何將Vivado HLS設(shè)計(jì)作為IP模塊整合到System Generator for DSP中。
了解如何將Vivado HLS設(shè)計(jì)保存為IP模塊，并了解如何將此IP輕松整合到System Generator for DSP的設(shè)計(jì)中。
2018-11-20 05:55:002940 了解如何在System Generator中使用多個(gè)時(shí)鐘域，從而可以實(shí)現(xiàn)復(fù)雜的DSP系統(tǒng)。
2018-11-27 06:42:003450 了解如何使用Vivado System Generator for DSP進(jìn)行點(diǎn)對(duì)點(diǎn)以太網(wǎng)硬件協(xié)同仿真。
System Generator提供硬件協(xié)同仿真，可以將FPGA中運(yùn)行的設(shè)計(jì)直接整合到Simulink仿真中。
2018-11-23 06:02:004262 本文檔的主要內(nèi)容詳細(xì)介紹的是STC單片機(jī)實(shí)現(xiàn)串口通信的源代碼免費(fèi)下載。
2020-06-17 17:32:1538 看了很多串口通信，應(yīng)該是配置問題很多代碼燒進(jìn)去都不對(duì)，或者沒有反應(yīng)。代碼控制輸入，串口輸出區(qū)輸出自己想要的數(shù)據(jù)，下面直接上代碼：（代碼親測(cè)有效）/*************************************************************************************** 串口通信實(shí)驗(yàn) *...
2021-11-11 21:06:0026 本篇博文是面向希望學(xué)習(xí) Xilinx System Generator for DSP 入門知識(shí)的新手的系列博文第一講。其中提供了有關(guān)執(zhí)行下列操作的分步操作方法指南。
2022-02-16 16:21:361578 
要實(shí)現(xiàn)串口通信，需要知道串口通信需要的信息
2023-04-23 17:34:113134 
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