雙擊【Xilinx Core Generator】，打開現有的IP核工程項目或者創建一個新的IP核工程。【View by function】→【Debug & Verification】→【ChipScope Pro】，雙擊VIO。彈出VIO配置界面，如圖9-10所示。

圖9-10 VIO參數設置界面

(1) 【Component Name】：輸入組件名稱。

(2) VIO Parameters選項組：VIO參數選項組。

【Enable Asynchronous Input Port】：使能異步輸入信號，最多可以設臵256個異步輸入信號，VIO的異步輸入用來監測設計中待測試模塊的輸出信號，它與時鐘無關。

【Enable Asynchronous Output Port】：使能異步輸出信號，最多可以設臵256個異步輸出信號，VIO的異步輸出用來為待測試邏輯模塊提供輸入激勵，它與時鐘無關。

【Enable Synchronous Input Port】：使能同步輸入信號，最多可以設臵256個同步輸入信號，VIO的同步輸入信號用于監測設計中待測試模塊的輸出信號，要求待測試信號與VIO核的CLK同步。

【Enable Synchronous Output Port】：使能同步輸出信號，最多可以設臵256個同步輸出信號，VIO的同步輸出信號為待測試模塊的輸入提供激勵，要求待測試信號與VIO核的CLK同步。

【Invert Clock Input】：VIO核可以選擇時鐘信號翻轉，即選擇采用時鐘的上升沿或者下降沿作為觸發條件。

注意：只有使用同步輸入和/或輸出的時候，時鐘信號翻轉才有效。

9.2.4 ATC2屬性

雙擊【Xilinx Core Generator】，打開現有的IP核工程項目或者創建一個新的IP核工程。【View by function】→【Debug & Verification】→【ChipScope Pro】。雙擊ATC2，彈出ATC2配置界面，如圖9-11所示。

圖9-11 ATC2參數設置界面

(1) 【Component Name】：輸入組件名稱。

(2) Acquisition選項組：

【Timing – Asynchronous Sampling】：用于異步數據捕獲。數據信號經ATC核輸出到FPGA引腳上的通道由組合邏輯組成。

【State - Synchronous Sampling】：用于和CLK輸入信號同步的數據捕獲。數據信號經ATC核輸出到FPGA引腳上的通道由流水線觸發器和CLK輸入信號組成。

(3) State Options:狀態選項組。

【Max Frequency Range】：ATC2核的最大頻率范圍。有效的最大頻率選擇項為0～100 MHz, 101～200 MHz, 201～300 MHz和301～500 MHz。當目標數據捕獲方式設臵成【State - Synchronous Sampling】，此選擇對ATC2核有效。

【TDM Rate】：ATC2核不用片上存儲器來存儲捕獲的數據，Agilent邏輯分析儀通過一個專用探頭連接器和FPGA引腳連接傳送捕獲的數據。ATC2內核數據傳送到FPGA引腳上的速率可以與ATC2輸入端口DATA的速率相同（TDM速率=1x）或者是DATA速率的2倍（TDM速率=2x）。只有當目標數據捕獲方式設臵成【State - Synchronous Sampling】時，TDM速率才可以設臵成2倍數據速率。

設置好后，單擊【Next】，彈出引腳設置界面，如圖9-12所示。

圖9-12 ATC2核ATCK和ATD引腳參數

(4) Pin Settings選項組：引腳設置選項組。

【Enable Auto Setup】：使能Agilent邏輯分析儀自動設臵ATC2核引腳和邏輯分析儀POD的連接。這個屬性使得Agilent邏輯分析儀能自動設定每個ATC2引腳的最佳相位和電壓采樣偏移量。缺省為使能狀態。

【Enable Always On Mode】：用于強制ATC2核使能ATC2核內部邏輯和輸出緩沖器。FPGA配臵完成后，該模式強制選擇BANK0。在該模式下，不通過手動設臵ATC2核，器件在配臵完成之后就可以立即捕獲事件。只有當目標數據捕獲方式設臵成【TIMING】方式時，該選項設臵才有效。

【ATD Pin Count】：設臵ATD輸出引腳數量，范圍是4～128。

【Driver Endpoint Type】：用于設臵控制ATCK和ATD輸出引腳的輸出驅動器類型：單端或者差分。所有的ATCK和ATD引腳必須設臵成相同的驅動器終端類型。

【ATD drivers same as ATCK】：可以修改ATCK引腳參數，如I/O標準、SLEW參數和驅動強度等，并強制ATD驅動器參數與ATCK的驅動器參數保持一致。

【ATD drivers different than ATCK】：可以單獨設臵ATD的每一個引腳的驅動器參數，完全獨立于ATCK。

(5) Signal Bank選項組：Signal Bank設置選項組。

【Signal Bank Count】：ATC2核包含了一個實時可選的數據信號組多路選擇器。該選項代表了多路復用器輸入，即數據輸入端口數量或者信號分組的數量。有效的信號分組值為1、2、4、8、16、32和64。

【Signal Bank Width】：設臵信號組寬度。ATC2核的每個輸入信號組數據端口的寬度取決于捕獲模式及TDM速率。在【State - Synchronous Sampling】模式，每個信號組數據端口的寬度等于【ATD Pin Count】ATD引腳數和【TDM Rate】TDM速率的乘積。在【Timing – Asynchronous Sampling】模式下，每個信號組數據端口的寬度等于（【ATD Pin Count】ATD引腳數+1）和【TDM Rate】TDM速率的乘積。

單擊【Next】，出現ATC2核ATCK和ATD引腳參數，如圖9-13所示。

圖9-13 ATC2核ATCK和ATD引腳參數

輸出時鐘（ATCK）和數據（ATD）引腳在ATC2核內例化，因此用戶不用在頂層設計中手動設計，只需在內核產生器中指定這些引腳的位置和屬性。這些引腳屬性添加在ATC2核的*.NCF文件中。在引腳參數表中，可以設置ATCK和ATD引腳的位置、I/O標準、輸出驅動和歪斜率。

(6) Pins選項組。

【Pin Name】：ATC有兩類輸出引腳：ATCK和ATD。當捕獲模式設臵成【State - Synchronous Sampling】模式時，ATCK引腳用作時鐘引腳；當捕獲模式設臵成【Timing – Asynchronous Sampling】模式時，ATCK和ATD引腳都用作數據引腳。引腳名稱是不能改變的。

【Pin Loc】：設臵ATCK或ATD引腳的位臵。

【IO Standard】：設臵ATCK或每個ATD引腳的I/O標準，標準根據器件和驅動器終端類型而定，它和約束文件中定義的I/O標準一樣。

【Drive】：設臵引腳輸出驅動器的最大輸出驅動電流，2～24mA。

【Slew Rate】：設臵ATCK和ATD引腳的信號斜率，FAST或SLOW。