注意：當使用多級非門的時候綜合器往往會將其優化掉，因為綜合器會認為一個信號非兩次還是它自己。

需要說明的是在FPGA/CPLD內部結構是一種標準的宏單元，下圖是Xilinx公司的Spartans II系列器件的一個標準宏單元。雖然不同的廠家的芯片宏單元的結構不同，但概括而言都是由一些組合邏輯外加一或二個觸發器而構成。在實際應用中，當一個模塊內的組合邏輯被使用了那么與其對應的觸發器也就不能用了；同樣如果觸發器單元被用了那么組合邏輯單元也就廢了。這就是有時候（特別是使用CPLD）雖然設計使用的資源并不多但布局布線器卻報告資源不夠使用的原因。

現面的一個例子是前一段時間我在公司遇到的一個設計。設計使用Altera公司的EPM7256型號的CPLD。該設計實際使用的寄存器資源只有109個，占整個器件資源的42%。可是該設計使用了如下圖所示的延時方法來做處理器接口的時序：

現面的一個例子是前一段時間我在公司遇到的一個設計。設計使用Altera公司的EPM7256型號的CPLD。該設計實際使用的寄存器資源只有109個，占整個器件資源的42%。可是該設計使用了如下圖所示的延時方法來做處理器接口的時序：
在該電路的設計中使用了大量的LCELL來產生100多納秒的延時，這樣做的后果是雖然整個電路的觸發器資源只使用了42%，可是用MaxplusII進行布局布線已經不能夠通過了。而且我懷疑經過這么多邏輯的延時后所產生的信號還能保持原來的性能不。

當需要對某一信號作一段延時時，初學者往往在此信號后串接一些非門或其它門電路，此方法在分離電路中是可行的。但在ＦＰＧＡ中，開發軟件在綜合設計時會將這些門當作冗余邏輯去掉，達不到延時的效果。用ALTERA公司的MaxplusII開發ＦＰＧＡ時，可以通過插入一些ＬＣＥＬＬ原語來產生一定的延時，但這樣形成的延時在ＦＰＧＡ芯片中并不穩定，會隨溫度等外部環境的改變而改變，因此并不提倡這樣做。在此，可以用高頻時鐘來驅動一移位寄存器，待延時信號作數據輸入，按所需延時正確設置移位寄存器的級數，移位寄存器的輸出即為延時后的信號。此方法產生的延時信號與原信號比有誤差，誤差大小由高頻時鐘的周期來決定。對于數據信號的延時，在輸出端用數據時鐘對延時后信號重新采樣，就可以消除誤差。

對于這樣大的延時我建議的實現方法是采用時鐘鎖存來產生延時的方法，我們知道當一個信號用時鐘鎖存一次，將會占用一個觸發器資源，信號會向后推移一個時鐘周期；該同事的設計里CPLD芯片正好連接有32MHz的時鐘，那么每用時鐘鎖存一次ssp信號就會推移31ns，這樣只需多使用3個觸發器資源就可以達到目的了。電路圖和仿真波形如下圖所示：當然這樣做對原來信號高低電平的寬度會稍有改變，但只要是在與其接口的芯片的容許范圍之內就不會影響到功能的實現。

用于延時的電路圖

?

?

上圖仿真波形

2.3 如何提高系統的運行速度

同步電路的速度是指同步時鐘的速度。同步時鐘愈快，電路處理數據的時間間隔越短，電路在單位時間處理的數據量就愈大.

我們先來看一看同步電路中數據傳遞的一個基本模型，如下圖：

（Tco是觸發器時鐘到數據輸出的延時；Tdelay是組合邏輯的延時；Tsetup是觸發器的建立時間）
假設數據已經被時鐘的上升沿打入D觸發器，那么數據到達第一個觸發器的Q端需要Tco，再經過組合邏輯的延時Tdelay到達的第二個觸發器的D端，要想時鐘能在第二個觸發器再次被穩定的鎖入觸發器，則時鐘的延遲不能晚于Tco+Tdelay+Tsetup，（我們可以回顧一下前面講過的建立和保持時間的概念，就可以理解為什么公式最后要加上一個Tdelay） 由以上分析可知：最小時鐘周期：T=Tco+Tdelay+Tsetup 最快時鐘頻率 F= 1/T PLD開發軟件也正是通過這個公式來計算系統運行速度Fmax。

注：在這個邏輯圖中有個參數：Tpd ,即時鐘的延時參數，我們在剛才做時間分析的時候，沒有提這個參數，（如果使用PLD的全局時鐘型號，Tpd可以為0，如果是普通時鐘，則不為0）。所以如果考慮到時鐘的延時，精確的公式應該是T=Tco+Tdelay+Tsetup-Tpd。當然以上全部分析的都是器件內部的運行速度，如果考慮芯片I/O管腳延時對系統速度的影響，那么還需要加一些修正。

由于Tco、Tsetup是由具體的器件和工藝決定的，我們設計電路時只可以改變Tdelay。所以縮短觸發器間組合邏輯的延時是提高同步電路速度的關鍵。由于一般同步電路都不止一級鎖存（如圖3），而要使電路穩定工作，時鐘周期必須滿足最大延時要求，縮短最長延時路徑，才可提高電路的工作頻率。

如圖2所示：我們可以將較大的組合邏輯分解為較小的幾塊，中間插入觸發器，這樣可以提高電路的工作頻率。這也是所謂“流水線”（pipelining）技術的基本原理。

對于圖3的上半部分，它時鐘頻率受制于第二個較大的組合邏輯的延時，通過適當的方法平均分配組合邏輯，可以避免在兩個觸發器之間出現過大的延時，消除速度瓶頸。

FPGA/CPLD開發軟件中也有一些參數設置，通過修改這些設置，可以提高編譯/布局布線后系統速度，但是根據經驗這種速度的提高是很有限的，假如按照要求我們需要設計一個可以工作到50MHz的系統，實際布局布線器報告出來的Fmax只有40MHz，此時如果我們使用布局布線器的設置選項最多可以提高到45MHz，這還是運氣比較好的情況。而且你必須了解這些選項的含義、使用背景等。

其實在一個設計里影響速度的瓶頸經常只會有幾條，我們將延時最大的路徑稱作關鍵路徑。當設計的運行速度不符合系統設計要求的時候我們可以首先找到不能滿足要求的關鍵路徑，按照上述的方法將關鍵路徑上的組合邏輯拆分成多個中間用觸發器隔開，這樣很容易就可以從根本上提升系統的運行速度了。

有的設計在設計開始就知道那部分電路會產生比較大的組合邏輯，導致速度瓶頸的產生，那么就應該在開始就想好解決辦法。比如現在設計需要產生一個32位的加法器，并且要求能夠工作在50MHz。根據經驗直接用32位加法器肯定是達不到50MHz的要求的，這時我們可以將其分成3個12位計數器來操作，后面的計數器只要將前面計數器結果的高位（進位位）相加就可以了。

下面是原來在寬帶接入服務器設計中的流量統計單元中的32位加法器的描述：
----------------------------------------------------------
---- flow count element
----------------------------------------------------------
-----temporary computing 12 bits adder
process(Count_0_en,count_buffer,Len,Carry_0_0,Carry_0_1)
begin
case Count_0_en is
---1st Step addition (10 downto 0) + (10 downto 0)
when "001" => add_12_a_0 <= ('0' & count_buffer(0)(10 downto 0));
add_12_b_0 <= ('0' & Len(10 downto 0));
---2nd Step addition (21 downto 11) + Carry_0_0
when "010" => add_12_a_0 <= ('0' & count_buffer(0)(21 downto 11));
add_12_b_0 <= ("00000000000" & Carry_0_0);
---3rd Step addition (31 downto 22) + Carry_0_1
when "100" => add_12_a_0 <= ("00" & count_buffer(0)(31 downto 22));
add_12_b_0 <= ("00000000000" & Carry_0_1);
when others => add_12_a_0 <=（others=>’X’）;
add_12_b_0 <=（others=>’X’）;
end case;
end process;
------12 bits adder
add_12_result_0 <= add_12_a_0 + add_12_b_0;
------Bytes Count
process(RST,CLK_25MHz,IO,OE_bar,data_sel,Count_0_en)
begin
if(RST = '1')then -----system Reset
count_buffer(0) <= (others => '0');
Carry_0_0 <= '0';
Carry_0_1 <= '0';
Carry_0_2 <= '0';
elsif(CLK_25MHz'event and CLK_25MHz = '0')then
if(OE_bar = '0' and data_sel = '0')then
count_buffer(0) <= IO;
Carry_0_2 <= '0';
else
case Count_0_en is
---1st Step addition (10 downto 0) + (10 downto 0)
when "001" => count_buffer(0)(10 downto 0) <= add_12_result_0(10 downto 0);
Carry_0_0 <= add_12_result_0(11);--first step carry
---2nd Step addition (21 downto 11) + Carry_0_0
when "010" => count_buffer(0)(21 downto 11) <= add_12_result_0(10 downto 0);
Carry_0_1 <= add_12_result_0(11);--Second step carry
---3rd Step addition (31 downto 22) + Carry_0_1
when "100" => count_buffer(0)(31 downto 22) <= add_12_result_0(9 downto 0);
Carry_0_2 <= add_12_result_0(10);--Third step carry
when others => Carry_0_2 <= '0';
end case;
end if;
end if;
end process;