（轉）在《Reuse methodology manual》第五章，主要收集了一些HDL代碼的規范和指導。遵照這些規范或者指導的目的是讓你的代碼更加的具有可讀性、可修改性、可重用；這個應該是所有語言所追求的；而針對HDL代碼，還要使代碼適合綜合和仿真。

注：下面所說的不是什么金科玉律，但是如果能夠遵循的話，一定可以增加編程的效率和提高設計的質量。

1. 一般的命名規范

原則：設計自己的命名規范，并對該規則編寫文檔；在以后的設計中也需要保持一致。

建議：

用小寫字母表示所有的信號（signal），變量（variable）和端口（port）名字；
用大寫字母表示常量（constant）和用戶自定義的類型（type）；
用有意義的名字來表示信號，端口，函數或者參數，例如ram_addr用來表示RAM address bus.
用一致的名字表示時鐘信號（clock signal）；如CLK；
用一致的名字表示復位信號（reset signal）；如RST；
低電平有效的信號，名字末尾添加”_b” 或者”_n”;如復位信號低電平有效，可表示為：rst_n;
參考如下：

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?

用一致的順序表示總線，如VHDL中統一用（x downto 0），Verilog HDL統一用[x:0];

合理的注釋，對VHDL來說，在代碼中合理描述process，function，type和subtype等

為了方便閱讀，盡量保持每行不超過72個字母的長度。

用縮進的方式改善代碼的可讀性，謹慎使用TAB鍵縮進，因為不同的編輯器有不同縮進的定義，4個或8個字符。

端口的定義順序,每行只定義一個端口，先input port，后output port；順序可以為：clk，rst，enable，other control signals，Date and address signals

參考如下：

?

?

注：上面的端口定義中請注意各個端口的名稱以及常量的名稱，當然在這里沒有詳細對每個端口進行注釋；如果端口比較多且容易分組的時候，請對端口進行分組注釋，主要的目的還是為了增加可讀性。

2. 源文件頭信息的內容（Informational Headers）

每個源文件都應該包含該文件的相關信息，以便讀者或者將來自己的更新，所以頭信息必須包含一下內容：

法律聲明：保密性，版權，復制品的限制等

文件名

作者

功能描述和模塊的關鍵屬性列表

文件創建日期

修訂的歷史：日期，修訂者，修改的表述

頭文件參考如下：

?

3.時鐘和復位信號的設計

盡量在設計中避免同時使用上升沿和下降沿觸發器，如果無法避免最好將兩種觸發器放到不同的模塊中；

避免手動例化時鐘緩沖器，綜合工具會自己動添加；

避免門控時鐘（Gated Clock），意思說：時鐘信號通過一個門電路到達觸發器的時鐘輸入端口，這樣給時鐘帶來一些不確定的因素，產生抖動或者延遲；

避免內部產生時鐘信號，內部產生的時鐘信號會限制設計的在線測試；

跨時鐘域的數據傳輸，例如：single-bit同步器的設計，見下圖；

?

Multiple-bit 同步器可以用可靠的握手電路或者multibit coding scheme（這個不是很懂）

4. 綜合

在設計中避免任何鎖存器的出現

避免組合邏輯中的反饋

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定義完整的敏感信號列表，VHDL： process（sensitive list）；Verilog：always（sensitive list）；

5. 模塊劃分（Partitioning）

一個好的模塊劃分有以下優點：

更好的綜合結果

縮短編譯運行時間

可以用簡單的綜合策略來滿足時序的要求

建議：

寄存所有模塊的輸出

將相關的組合邏輯放到一個單一模塊
例如：

Bad example：

Good example：

如果兩個模塊（module）有不同的設計目標，一個要求面積，一個要求速度，最好將這兩個模塊分開設計，見下圖

杜絕在頂層設計中例化一個門級邏輯，例如：

Bad example：

Good example：

6.總結

林林總總說了這么多，雜亂無章，內容基本上都是從書中摘錄下來，沒有很細的地方，只說了點怎么做，但是絕對沒有說到為什么這么做。以上都是書中的經驗之談，話說經驗還是自己經歷了，遇到了，體會才會深刻。邊實踐邊學習，邊思考邊總結，經驗總會有的，體會總會有的，思想深度也會提高的。