《XDC約束技巧》系列中討論了XDC約束的設(shè)置方法、約束思路和一些容易混淆的地方。我們提到過(guò) 約束是為了設(shè)計(jì)服務(wù)，寫入Vivado中的XDC實(shí)際上就是用戶設(shè)定的目標(biāo) ，Vivado對(duì)FPGA設(shè)計(jì)的實(shí)現(xiàn)過(guò)程必須以滿足XDC中的約束為目標(biāo)來(lái)進(jìn)行。那么：

如何驗(yàn)證實(shí)現(xiàn)后的設(shè)計(jì)有沒(méi)有滿足時(shí)序要求？

如何在開(kāi)始布局布線前判斷某些約束有沒(méi)有成功設(shè)置？

如何驗(yàn)證約束的優(yōu)先級(jí)？

這些都需要用到Vivado中的靜態(tài)時(shí)序分析工具。所以讓我們來(lái)從如何讀懂和用好Timing Report開(kāi)始吧。

靜態(tài)時(shí)序分析

靜態(tài)時(shí)序分析（ Static Timing Analysis）簡(jiǎn)稱STA，采用窮盡的分析方法來(lái)提取出整個(gè)電路存在的所有時(shí)序路徑，計(jì)算信號(hào)在這些路徑上的傳播延時(shí)，檢查信號(hào)的建立和保持時(shí)間是否滿足時(shí)序要求，通過(guò)對(duì)最大路徑延時(shí)和最小路徑延時(shí)的分析，找出違背時(shí)序約束的錯(cuò)誤并報(bào)告。

STA不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少、覆蓋率極高，不僅可以對(duì)芯片設(shè)計(jì)進(jìn)行全面的時(shí)序功能檢查，而且還可利用時(shí)序分析的結(jié)果來(lái)優(yōu)化設(shè)計(jì)。所以STA不僅是數(shù)字集成電路設(shè)計(jì)Timing Sign-off的必備手段，也越來(lái)越多地被用到設(shè)計(jì)的驗(yàn)證調(diào)試工作中。

STA在FPGA設(shè)計(jì)中也一樣重要，但不同于一般數(shù)字集成電路的設(shè)計(jì)，F(xiàn)PGA設(shè)計(jì)中的靜態(tài)時(shí)序分析工具一般都整合在芯片廠商提供的實(shí)現(xiàn)工具中。在Vivado中甚至沒(méi)有一個(gè)獨(dú)立的界面，而是通過(guò)幾個(gè)特定的時(shí)序報(bào)告命令來(lái)實(shí)現(xiàn)。

OCV與PVT

即便是同一種FF，在同一個(gè)芯片上不同操作條件下的延時(shí)都不盡相同，我們稱這種現(xiàn)象為OCV（on-chip variation）。OCV表示的是芯片內(nèi)部的時(shí)序偏差，雖然很細(xì)小，但是也必須嚴(yán)格考慮到時(shí)序分析中去。

產(chǎn)生OCV的原因主要有PVT（Process / Voltage / Temperature）三個(gè)方面，而STA要做的就是針對(duì)不同工藝角(Process Corner)下特定的時(shí)序模型來(lái)分析時(shí)序路徑，從而保證設(shè)計(jì)在任何條件下都能滿足時(shí)序要求，可以正常工作。

通常PVT對(duì)芯片性能的影響如下圖所示，

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不同的PVT條件組成了不同的corner，另外在數(shù)字電路設(shè)計(jì)中還要考慮RC corner的影響，排列組合后就可能有超過(guò)十種的corner要分析。但是在FPGA設(shè)計(jì)中的靜態(tài)時(shí)序分析一般僅考慮Best Case和Worst Case，也稱作Fast Process Corner 和Slow Process Corner，分別對(duì)應(yīng)極端的PVT條件。

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Multi-Corner

Vivado中的STA支持多角時(shí)序分析（Multi-Corner Timing Analysis），會(huì)對(duì)以上兩種corner下的時(shí)序同時(shí)進(jìn)行分析，然后報(bào)告最差的情況。因?yàn)槊總€(gè)corner下的延時(shí)也會(huì)有一定的變化范圍，所以時(shí)序分析還會(huì)考慮每種corner下的最大延時(shí)和最小延時(shí)。

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如果一個(gè)設(shè)計(jì)在Best Case和Worst Case下都能滿足時(shí)序要求，則可以推算這個(gè)設(shè)計(jì)在其允許的任何操作條件下都能保持正常工作。

這里要提醒大家，不要被corner的名字誤導(dǎo)，實(shí)際上，同樣一條路徑可能在Slow Corner中滿足時(shí)序卻在Fast Corner中有時(shí)序違例。但是你在Vivado中看到的時(shí)序報(bào)告只會(huì)顯示其對(duì)兩種corner并行分析后選出的最差情況。

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有特殊需要的情況下，可以在Vivado中通過(guò)config_timing_corners -corner -delay_type 來(lái)選擇將某種corner應(yīng)用于setup和/或hold的分析。在Report Timing Summary 和Report Timing的圖形化界面也可以通過(guò)Timer Setting對(duì)corner做調(diào)整，具體界面詳見(jiàn)稍后描述。

這樣最大化考慮OCV的時(shí)序分析方法在處理同一條路徑的共同時(shí)鐘路徑時(shí)也會(huì)應(yīng)用不同的延時(shí)數(shù)據(jù)，從而會(huì)得出更為悲觀的數(shù)據(jù)。為了真實(shí)反映路徑延時(shí)情況，這部分延時(shí)必須被糾正，這就是CRPR（Clock Reconvergence Pessimism Removal）。

仔細(xì)觀察時(shí)序報(bào)告便可以發(fā)現(xiàn)在報(bào)告路徑的Slack之前有一行顯示clock pessimism已經(jīng)被考慮在內(nèi)，在進(jìn)行Setup Check時(shí)會(huì)加上一定的clock pessimism，而Hold Check時(shí)則會(huì)減去一定的clock pessimism。

下圖顯示了CRPR的來(lái)源以及在Vivado時(shí)序報(bào)告中的具體體現(xiàn)。

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