《XDC約束技巧》系列中討論了XDC約束的設置方法、約束思路和一些容易混淆的地方。我們提到過 約束是為了設計服務，寫入Vivado中的XDC實際上就是用戶設定的目標 ，Vivado對FPGA設計的實現過程必須以滿足XDC中的約束為目標來進行。那么：

如何驗證實現后的設計有沒有滿足時序要求？

如何在開始布局布線前判斷某些約束有沒有成功設置？

如何驗證約束的優先級？

這些都需要用到Vivado中的靜態時序分析工具。所以讓我們來從如何讀懂和用好Timing Report開始吧。

靜態時序分析

靜態時序分析（ Static Timing Analysis）簡稱STA，采用窮盡的分析方法來提取出整個電路存在的所有時序路徑，計算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤并報告。

STA不需要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內存較少、覆蓋率極高，不僅可以對芯片設計進行全面的時序功能檢查，而且還可利用時序分析的結果來優化設計。所以STA不僅是數字集成電路設計Timing Sign-off的必備手段，也越來越多地被用到設計的驗證調試工作中。

STA在FPGA設計中也一樣重要，但不同于一般數字集成電路的設計，FPGA設計中的靜態時序分析工具一般都整合在芯片廠商提供的實現工具中。在Vivado中甚至沒有一個獨立的界面，而是通過幾個特定的時序報告命令來實現。

OCV與PVT

即便是同一種FF，在同一個芯片上不同操作條件下的延時都不盡相同，我們稱這種現象為OCV（on-chip variation）。OCV表示的是芯片內部的時序偏差，雖然很細小，但是也必須嚴格考慮到時序分析中去。

產生OCV的原因主要有PVT（Process / Voltage / Temperature）三個方面，而STA要做的就是針對不同工藝角(Process Corner)下特定的時序模型來分析時序路徑，從而保證設計在任何條件下都能滿足時序要求，可以正常工作。

通常PVT對芯片性能的影響如下圖所示，

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不同的PVT條件組成了不同的corner，另外在數字電路設計中還要考慮RC corner的影響，排列組合后就可能有超過十種的corner要分析。但是在FPGA設計中的靜態時序分析一般僅考慮Best Case和Worst Case，也稱作Fast Process Corner 和Slow Process Corner，分別對應極端的PVT條件。

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Multi-Corner

Vivado中的STA支持多角時序分析（Multi-Corner Timing Analysis），會對以上兩種corner下的時序同時進行分析，然后報告最差的情況。因為每個corner下的延時也會有一定的變化范圍，所以時序分析還會考慮每種corner下的最大延時和最小延時。

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如果一個設計在Best Case和Worst Case下都能滿足時序要求，則可以推算這個設計在其允許的任何操作條件下都能保持正常工作。

這里要提醒大家，不要被corner的名字誤導，實際上，同樣一條路徑可能在Slow Corner中滿足時序卻在Fast Corner中有時序違例。但是你在Vivado中看到的時序報告只會顯示其對兩種corner并行分析后選出的最差情況。

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有特殊需要的情況下，可以在Vivado中通過config_timing_corners -corner -delay_type 來選擇將某種corner應用于setup和/或hold的分析。在Report Timing Summary 和Report Timing的圖形化界面也可以通過Timer Setting對corner做調整，具體界面詳見稍后描述。

這樣最大化考慮OCV的時序分析方法在處理同一條路徑的共同時鐘路徑時也會應用不同的延時數據，從而會得出更為悲觀的數據。為了真實反映路徑延時情況，這部分延時必須被糾正，這就是CRPR（Clock Reconvergence Pessimism Removal）。

仔細觀察時序報告便可以發現在報告路徑的Slack之前有一行顯示clock pessimism已經被考慮在內，在進行Setup Check時會加上一定的clock pessimism，而Hold Check時則會減去一定的clock pessimism。

下圖顯示了CRPR的來源以及在Vivado時序報告中的具體體現。

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