2.4 ADC 與FPGA 接口電路PCB 設(shè)計

FPGA-Virtex5 是Xilinx 推出的第五代產(chǎn)品，IO 口可以接收高達1.25GHz 的LVDS 輸入。每片ADC 輸出的采樣信號，同步時鐘DCLK 和采樣溢出信號OR 都是LVDS 電平傳輸。LVDS 的驅(qū)動器由電流源組成，電流通常為3.5mA。當驅(qū)動器翻轉(zhuǎn)時，改變了流經(jīng)端接電阻的電流方向，因此產(chǎn)生有效的邏輯1 和邏輯0 狀態(tài)。LVDS 具有超高速、低噪聲和超低功耗的優(yōu)點。同時LVDS 在走線的布局的時候需要注意到以下幾點。

(1)盡量保持LVDS 線的等長和平行，本設(shè)計采用4mils 寬和間距的走線，增強了接收器的共模抑制能力。

(2)高速信號線在滿足條件的情況下，加入端接匹配以減少或消除反射，減小串擾。

(3) 對于微帶線和帶狀線傳輸，走線高度在高于平面層10mil 以內(nèi)。

(4)多層走線相鄰兩層線條盡量相互垂直，或走斜線，大面積的電源層和大面積的地層要相近，電源和地之間形成電容，起到濾波作用。

(5)確保每一個信號層相鄰一個平面層。傳輸線將臨近的參考平面層作為傳輸線的第二導體或者叫做信號的返回通道。確保傳輸線的特征阻抗一致。如果信號傳輸特征阻抗一致信號可以平穩(wěn)的向前傳播，如果阻抗發(fā)生變化，信號中的一部分就會往回反射，信號傳輸連續(xù)性受到破壞。

3 FPGA 設(shè)計

Virtex-5 采用65nm 工藝，與前一代90nmFPGA 相比，速度提高30%，邏輯容量增加65%。同時動態(tài)功耗降低了35%。數(shù)據(jù)以750MHz 的速率進入FPGA，時鐘速率是375MHz。為降低數(shù)據(jù)運算的速度使得FPGA 工作更加穩(wěn)定，輸入的LVDS采樣信號和差分時鐘首先通過bufer 轉(zhuǎn)化成單端信號，隨后進入多路復用模塊。將采樣數(shù)據(jù)做1：2 的demux，即積累兩個時間點的采樣值再輸出到下一個單元。同時需要將輸入的控制時鐘做二分頻。分頻的工作由Virtex5 中的DCM 時鐘驅(qū)動模塊完成。通過DCM 模塊不僅能對時鐘進行同步、移相、分頻和倍頻等變換，而且可以使全局時鐘的輸出達到無抖動延遲。FPGA 中高精度相位和頻率調(diào)節(jié)主要是采用IBUFG+DCM+BUFG 來實現(xiàn)[7]。IBUFG 和BUFG 都是FPGA 里全局時鐘BUFFER。圖5 為DCM 產(chǎn)生二分頻的結(jié)構(gòu)簡圖，RST 是DCM 的復位信號，至少3 個輸入時鐘周期的高電平可以復位DCM。在程序配置以后，設(shè)計FPGA 自動觸發(fā)一次RST 信號，隨后將置于低電平。

經(jīng)過demux 后的采樣值在分頻后的時鐘驅(qū)動下進入乘法器和累加器模塊。用FPGA 里的IP 模塊設(shè)計8bit 寬乘法器，當使用-3 級別的Virtex5 芯片時其計算速度最高達到550MHz。通過VHDL編程實現(xiàn)48bit寬累加器。通過IP核設(shè)計8bit 1024同步FIFO。如圖6 為FPGA 中數(shù)據(jù)流程結(jié)構(gòu)框圖。

數(shù)據(jù)累加10ms (可控制) 通過串口輸出到PC 機。相關(guān)結(jié)果按照自相關(guān)1，自相關(guān)2，互相關(guān)實部，互相關(guān)虛部順序輸出。通過狀態(tài)機編程控制端口輸出順序。圖7 為FPGA 中狀態(tài)機控制輸出時序流程圖。

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4 結(jié)束語

本文詳細介紹了基于高端FPGA-Virtex5 和高速A/D轉(zhuǎn)換芯片ADC08D1500 的相關(guān)系統(tǒng)設(shè)計。和模擬相關(guān)器相比，數(shù)字相關(guān)器沒有通道互藕，一致性較好。提出的新型數(shù)字相關(guān)器可以同時完成4 個Stokes 參數(shù)高精度測量，采樣量化精度8bits。同時此相關(guān)系統(tǒng)速度達到1.5GHz，可以滿足1.5.GHz 寬帶IQ 信號的相關(guān)處理。系統(tǒng)還具有體積小，使用靈活和功耗低等特點。整體功耗在15W 以內(nèi)。基于高速ADC 和FPGAVirtex5的數(shù)字相關(guān)器設(shè)計方案還可以進一步拓展帶寬。隨著高速ADC 和FPGA 芯片的發(fā)展，帶寬更高的數(shù)字相關(guān)器可以參考本設(shè)計方案，采用相同的結(jié)構(gòu)和FPGA 數(shù)據(jù)處理方法。