密碼學(xué)是保障信息安全的核心技術(shù)，應(yīng)用涉及軍事、國防、商貿(mào)及人們?nèi)粘Ｉ畹母鱾€(gè)方面。2001 年美國標(biāo)準(zhǔn)技術(shù)研究所決定用AES 算法逐漸取代日益不安全的56 bit 密鑰長度的 數(shù)據(jù)加密標(biāo)準(zhǔn)（DES）算法。AES算法是迭代分組密碼算法，分組長度為128 bit，而密鑰長度可為128 bit、192 bit、256 bit，其對應(yīng)不同的密鑰長度相應(yīng)的迭代循環(huán)次數(shù)為10輪、12輪、14 輪。現(xiàn)實(shí)現(xiàn)的是128 bit 的AES算法[1-2]。

一種AES 算法實(shí)現(xiàn)是采用輪展開的流水線結(jié)構(gòu)[3]，吞吐量很大可達(dá)到10 Gb/s 量級，但消耗大量的邏輯面積。考慮在資源少的FPGA 上實(shí)現(xiàn)AES 算法，能滿足低端應(yīng)用的加、解密速度一般不超過100 Mb/s 的需求。現(xiàn)設(shè)計(jì)采用順序結(jié)構(gòu)[3]，多輪加密共用一個(gè)輪運(yùn)算結(jié)構(gòu)，加密模塊和解密模塊共用一個(gè)密鑰擴(kuò)展模塊，能保持較高加解密速率，同時(shí)節(jié)省了邏輯面積，在50 MHz 時(shí)鐘下加解密速率可達(dá)530 Mb/s。

1 AES 算法描述

AES 算法中的字節(jié)表示為有限域上的元素，并在有限域上定義加法和乘法兩種運(yùn)算，運(yùn)算的基本單位是字節(jié)和雙字（4 個(gè)字節(jié)）。AES 算法將128 位的中間結(jié)果和密鑰都分成16 個(gè)字節(jié)，構(gòu)成4×4 以字節(jié)為元素的狀態(tài)矩陣，AES在加解密過程中就是以狀態(tài)矩陣為操作對象的。加密算法中每一次輪操作都由字節(jié)替換、行移位、列混淆和輪密鑰加這四個(gè)函數(shù)組成，最后一次輪操作不含列混淆操作。

2 在FPGA 上實(shí)現(xiàn)AES 算法

2.1 頂層結(jié)構(gòu)圖

該設(shè)計(jì)的頂層結(jié)構(gòu)圖如圖1 所示，由控制模塊、加密模塊、解密模塊、密鑰擴(kuò)展模塊、隨機(jī)存儲器（RAM）和FIFO組成。接口采用16 位并行數(shù)據(jù)總線結(jié)構(gòu)。加密數(shù)據(jù)流向?yàn)椋好魑臄?shù)據(jù)通過數(shù)據(jù)總線寫入16 位入128 位出的FIFO 緩存；由控制模塊啟動AES 加密模塊進(jìn)行一次加密運(yùn)算；運(yùn)算完成輸出128bit 密文存入128 位入16 位出的FIFO 中。解密過程與之相同。加密模塊和解密模塊完全獨(dú)立，保證模塊能同時(shí)進(jìn)行加密和解密運(yùn)算，以滿足快速雙向保密通信的需求。

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2.2 加解密部分設(shè)計(jì)

2.2.1 加密模塊
由于輸入8 次16 位數(shù)據(jù)才能提供一個(gè)128 bit 明文，這一過程至少需要8 個(gè)時(shí)鐘，因此采用邏輯面積較大的多輪展開流水線結(jié)構(gòu)方式意義不大。該設(shè)計(jì)采用多輪運(yùn)算復(fù)用一個(gè)輪操作結(jié)構(gòu)的順序方式，設(shè)計(jì)原理圖如圖2 所示。

輪運(yùn)算包括輪密鑰加、字節(jié)替換、行移位和列混淆4 個(gè)部分。其中，輪密鑰加只是輪數(shù)據(jù)與輪密鑰進(jìn)行異或運(yùn)算，結(jié)構(gòu)比較簡單；行移位也只是簡單的邏輯連線，幾乎不產(chǎn)生時(shí)延并且?guī)缀醪缓倪壿嬞Y源。

字節(jié)替換如果采用模乘求逆運(yùn)算[4]實(shí)現(xiàn)，則邏輯延時(shí)較長，速度較慢。為加快速度，采用時(shí)延小的基于只讀存儲器（ROM）查找方式的S 盒結(jié)構(gòu)，即輸入8bit 數(shù)據(jù)作為地址而相應(yīng)數(shù)據(jù)輸出則為字節(jié)替換后的8 bit 數(shù)據(jù)。S 盒結(jié)構(gòu)若采用基于塊存儲的查找表（LUT）來實(shí)現(xiàn)，一個(gè)輪運(yùn)算中16 個(gè)S 盒將占用16×128 個(gè)LUT，占用邏輯資源較大。可采用FPGA 內(nèi)部集成的塊 RAM 來實(shí)現(xiàn)S 盒。

列混淆是系數(shù)在有限域上的四次多項(xiàng)式矩陣乘法，輸入列向量(X0, X1, X2, X3)，輸出列向量(Y0, Y1, Y2, Y3)，加密過程是在上乘以01、02、03、01，解密過程是乘以09、0E、0B、0D。為了優(yōu)化用FPGA 邏輯實(shí)現(xiàn)，采用一個(gè)xtime 函數(shù)來實(shí)現(xiàn)上的乘02 運(yùn)算，對輸入的一個(gè)字節(jié)b 做以下變換[5]：xtime = { b[6:0], 1'b0 } ^ ( 8'h1b &{ 8{ b[7]} } )。則列混淆在上所有矩陣乘法就可以通過分解成有限個(gè)xtime 運(yùn)算和異或運(yùn)算來實(shí)現(xiàn)。

輪密鑰加、行移位和列混淆三步運(yùn)算實(shí)現(xiàn)的邏輯資源較少并且邏輯時(shí)延較小，可以合并在一個(gè)寄存器傳輸層間實(shí)現(xiàn)。