本文為大家介紹fpga數字鐘設計。

數字鐘的構成

數字鐘實際上是一個對標準頻率（1HZ）進行計數的計數電路。由于計數的起始時間不可能與標準時間（如北京時間）一致，故需要在電路上加一個校時電路，同時標準的1HZ時間信號必須做到準確穩定，通常使用石英晶體振蕩器電路構成數字鐘。

數字鐘的工作原理

振蕩器產生穩定的高頻脈沖信號，作為數字鐘的時間基準，然后經過分頻器輸出標準秒脈沖。秒計數器滿60后向分計數器進位，分計數器滿60后向小時計數器進位，小時計數器按照“24翻1”規律計數。計數滿后各計數器清零，重新計數。計數器的輸出分別經譯碼器送數碼管顯示。計時出現誤差時，可以用校時電路校時、校分。控制信號由1×5矩形鍵盤輸入。時基電路可以由石英晶體振蕩電路構成，假設晶振頻率1MHz，經過6次十分頻就可以得到秒脈沖信號。譯碼顯示電路由八段譯碼器完成。

數字鐘硬件電路設計

系統芯片的選取

本系統擬采用Altera公司Cyclone系列的EP1C3T144芯片。選用該款芯片的原因是：

① Altera公司的Quartus II開發環境非常友好、直觀，為整個系統的開發提供了極大的方便；

② 該FPGA片內邏輯資源、IO端口數和RAM容量都足夠用，并且價格相對來說比較便宜，速度快，可以滿足要求，且有很大的升級空間。

EP1C3T144是Altera公司生產的Cyclone I代、基于1.5V（內核），3.3V（I/O），0.13um和SRAM的FPGA，容量為2910個LE，擁有13個 M4KRAM（4K位+奇偶校驗）塊；除此之外，還集成了許多復雜的功能，提供了全功能的鎖相環（PLL），用于板級的時鐘網絡管理和專用I/O口，這些接口用于連接業界標準的外部存儲器器件，具有成本低和使用方便的特點，具有以下特性：

① 新的可編程架構通過設計實現低成本；

② 嵌入式存儲資源支持各種存儲器應用和數字信號處理器（DSP）；

③ 采用新的串行置器件如EPCS1的低成本配置方案；

④ 支持LVTTL、LVCMOS、SSTL-2以及SSTL-3 I/O標準；

⑤ 支持66MHZ，32位PCI標準；

⑥ 支持低速（311Mbps）LVDS I/O；

⑦ 支持串行總線和網絡接口及各種通信協議；

⑧ 使用PLL管理片內和片外系統時序；

⑨ 支持外部存儲器，包括 DDR SDRAM（133MHZ），FCRAM以及 SDR SDRAM；

⑩ 支持多種IP，包括Altera公司的MegaCore以及其合伙組織的IP，支持最新推出的Nios II嵌入式處理器，具有超凡的性能、低成本和最完整的一套軟件開發工具。

EP1C3T144引腳圖如下圖所示。

EP1C3T144引腳圖

顯示電路設計

顯示電路所選用4個數碼管以靜態顯示驅動方式完成時、分顯示。靜態驅動是指每個數碼管的每一個段碼都由一個I/O端口進行驅動，其優點是編程簡單，顯示亮度高，缺點是占用I/O端口多。

顯示電路原理圖如下所示。

LED靜態驅動顯示原理圖