以智能芯片為基石和核心，智能物聯(lián)網(wǎng)設備需要融合數(shù)據(jù)的感知、存儲、計算、決策等多種功能。在傳統(tǒng)物聯(lián)網(wǎng)系統(tǒng)中，傳感器芯片、模數(shù)轉換芯片、處理器芯片、存儲器芯片等都是分立器件，這使得設計環(huán)節(jié)割裂，缺乏全局優(yōu)化，難以克服系統(tǒng)的功耗和能效瓶頸。 低功耗物聯(lián)網(wǎng)芯片技術通過將感知、存儲、計算等處理過程融合，形成一體化的異構芯片架構，有效降低數(shù)據(jù)搬移的開銷，減少無效數(shù)據(jù)的處理，從根本上突破整體系統(tǒng)能效瓶頸。在該研究領域，前沿的技術發(fā)展方向有低功耗數(shù)據(jù)感知技術、高能效 AI 硬件加速技術、低功耗芯片架構技術等。

低功耗數(shù)據(jù)感知技術旨在通過新型數(shù)據(jù)采集電路拓撲降低數(shù)據(jù)采集芯片功耗，提升數(shù)據(jù)感知精度，如從傳統(tǒng)“電壓域”數(shù)據(jù)轉換轉變?yōu)椤半姾捎颉薄皶r間域”等數(shù)據(jù)轉換模式，從傳統(tǒng)奈奎斯特轉換轉變?yōu)樽赃m應采樣轉換等；高能效 AI 硬件加速技術旨在通過輕量級硬件加速器設計提升芯片計算能力，提升芯片計算能效，如從傳統(tǒng)“馮·諾依曼架構”計算模式轉變?yōu)椤按鎯?nèi)計算”的計算架構模式，減少數(shù)據(jù)傳輸損耗并提升芯片計算能力；低功耗芯片架構技術旨在通過新型芯片體系架構設計降低芯片功耗，尤其是長時間的待機功耗，如從傳統(tǒng)“同步計算”體系架構轉變?yōu)椤爱惒绞录寗有汀睙o時鐘低功耗架構，通過匹配芯片的工作活躍度與實際事件行為來顯著降低待機功耗。

此外，前沿研究也在持續(xù)探索數(shù)據(jù)感知、計算、存儲、傳輸?shù)亩喹h(huán)節(jié)協(xié)同創(chuàng)新，發(fā)展“感知 – 計算 – 存儲 – 傳輸”一體化集成的高能效超低功耗物聯(lián)網(wǎng)芯片。 該前沿核心專利公開情況見表2.1.1，核心專利2016—2021逐年公開情況見表 2.1.2。

葉樂，北京大學博雅特聘教授/博導，集成電路設計系副主任（主管科研），人工智能研究院雙聘博導。杰青（22年）、優(yōu)青（17年）和北京市科技新星（18年）。2010年獲北大博士學位，之后進行博士后研究，2012年留校任教至今。主持十三五國家重點研發(fā)計劃項目，基金委“后摩爾重大研究計劃”集成（重大）項目等縱向項目，以及華為、華大九天、中興通信等企業(yè)委托項目。主要從事超低功耗/高能效芯片、AIoT芯片、存算一體AI芯片、模擬與數(shù)模混合芯片等領域的研究。在ISSCC、JSSC、TCAS-I等國際權威期刊/會議上發(fā)表70余篇論文；尤其在“芯片奧林匹克”ISSCC上發(fā)表論文10篇，其中2篇為亮點論文，分別為ISSCC“前瞻芯片分會”和“模擬芯片分會”國內(nèi)首次亮點論文；申請發(fā)明專利40余項，授權10余項。與英特爾芯片成果共同榮獲ISSCC 2021最佳芯片展示獎，為國內(nèi)首次獲獎；榮獲2021年度“中國半導體十大研究進展”等獎項。與集成電路產(chǎn)業(yè)界深入合作，部分成果獲得轉化應用。 ?

編輯：黃飛

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