全球電子設計創新領先企業Cadence設計系統公司日前宣布TSMC已選擇Cadence解決方案作為其20納米的設計架構。Cadence解決方案包括Virtuoso定制/模擬以及Encounter RTL-to-Signoff平臺。

　　TSMC 20納米參考流程在Encounter和Virtuoso平臺上吸收了新功能和新方法，并兼顧到最新的重要布線特征、時序收斂和設計尺寸。

　　在定制/模擬設計方面，Virtuoso技術支持行業標準OpenAccess數據庫中新的20納米約束條件，包括G0規則、顏色感知版圖的互動著色、約束驅動的預著色流程、奇數環的預防和偵測、高級Pcell對接、以及局域互聯層支持。Cadence Integrated Physical Verification System是一種設計中系統，它在Virtuoso平臺上集成了Cadence Physical Verification System。

　　數字設計方面，Encounter RTL-to-GDSII支持20納米規則、用以進行生成即正確的布局和布線的新FlexColor雙成型技術、Encounter RTL Compiler和用更短的周轉時間達到更好的效果的Encounter Digital Implementation(EDI)System的GigaOpt優化。

　　對于簽收，Cadence Encounter Timing System提供先進的波形造型和多值SPEF，以進行雙造型RC提取。Cadence QRC Extraction提供DPT感知的拐角提取技術，同時支持LEF/DEF和GDSII流程。Cadence物理驗證系統提供20納米雙成型和更多的DRC糾錯支持，TSMC設計規則現可用于物理驗證系統。Encounter Power System提供精確、基本和復雜的基于拓撲的EM規則，而Litho Physical Analyzer和Litho Electrical Analyzer已經升級為20納米模式，以進行熱點分析和修復。

　　總之，TSMC已采納Cadence技術用于其定制設計參考流程，這展現了通過通用技術設置、集成的同步模擬和數字版圖來設計定制和數字支持模擬電路的一種方式方法。

　　“Cadence專注于為我們的客戶提供他們所需的技術以解決當今復雜設計中的最大難題，比如低功耗。”Cadence硅實現集團的高級副總裁Chi-Ping Hsu博士說，“我們一直同TSMC以及我們共同的客戶緊密合作，開發綜合解決方案，以解決20納米的設計問題。我們的Virtuoso和Encounter 20納米技術的獨特結合，形成了統一流程，可以解決最具挑戰的低功耗混合信號芯片問題。”

　　“安裝設計工具以滿足20納米需求，這是只有通過緊密合作才能完成的艱巨任務。”TSMC設計架構市場部高級主管Suk Lee說，“20納米流程需要新的方法促使在工藝節點可用的同時，生態環境也同樣可以接受這樣的生產設計。我們同Cadence的合作包含了完整的混合信號和數字流程，以確保雙成型需求得到實現和驗證。這將有助于我們共同的客戶利用這個新的工藝節點盡快得到工作芯片。”