具有單個輸出使能/禁用功能的 1.8V 1:10 高性能差動時鐘緩沖器
| Function | Clock buffer, Clock divider |
| Additive RMS jitter (Typ) (fs) | 40 |
| Output frequency (Max) (MHz) | 650 |
| Number of outputs | 10 |
| Output supply voltage (V) | 1.8 |
| Core supply voltage (V) | 1.8 |
| Output skew (ps) | 64 |
| Features | I2C interface |
| Operating temperature range (C) | -40 to 85 |
| Rating | Catalog |
| Output type | CML |
| Input type | LVDS |
- 1.8V 單電源
- 具有 10 輸出的高性能時鐘分配器
- 低輸入輸出附加抖動：低至 10fs 均方根 (RMS)
- 低壓差分信令 (LVDS) 輸入，100? 差分片上端接，頻率高達 650MHz
- 差分電流模式邏輯 (CML) 輸出、50? 單端片上端接、頻率高達 650MHz
- 兩組輸出，每組有 5 個且均具有獨立的頻分比
- 輸出頻率可采用 1、2、4、5、8、10、16、20、32、40 和 80 頻分比
- 符合 ANSI TIA/EIA-644-A-2001 LVDS 標準要求
- 功耗：410mW（典型值）
- 針對每個輸出的輸出使能控制
- 串行數據/串行時鐘 (SDA/SCL) 器件管理接口
- 48 引腳超薄四方扁平無引線 (VQFN) (RGZ) 封裝
- 工業溫度范圍：-40°C 至 +85°C
應用
- 針對高速串行解串器 (SERDES) 的時鐘分配
- 針對 1G/10G 以太網、1X/2X/4X/10X 光纖通道、PCI Express、串行 ATA、同步光纖網 (SONET)、通用公共無線接口 (CPRI) 和開放式基站架構聯盟 (OBSAI) 等的 SERDES 基準時鐘分配
- 多達 1 到 10 的時鐘緩沖和扇出
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CDCL1810A 是一款高性能時鐘分配器。 可編程分頻器（P0 和 P1）為輸出輸入頻率比的設置提供了較高的靈活性：FOUT = FIN/P，其中 P（P0 或 P1）= 1、2、4、5、8、10、16、20、32、40、80。
CDCL1810A 支持 1 個差分 LVDS 時鐘輸入以及總共 10 個差分 CML 輸出。 CML 輸出為交流耦合時，可兼容 LVDS 接收器。
在認真遵守輸入電壓擺幅和共模電壓限制的情況下，CDCL1810A 可支持中概述的單端時鐘輸入。
所有器件設置均可通過兩線制串口 SDA/SCL 進行編程。 該串口只能承受 1.8V 電壓。
此器件在 1.8V 電源供電環境下運行，額定工作溫度范圍為 –40°C 至 +85°C。 CDCL1810A 采用 48 引腳 QFN (RGZ) 封裝。
