±50ppm、超低抖動、引腳可選、差動振蕩器
| Features | Fixed frequency |
| Output frequency (MHz) | 312.5 |
| Output type | HCSL, LVDS, LVPECL |
| Stability (ppm) | 50 |
| Supply voltage (V) | 3.3 |
| Jitter (ps) | 0.1 |
| Operating temperature range (C) | -40 to 85 |
| Rating | Catalog |
- 超低噪聲、高性能
- 抖動：fOUT > 100MHz 時的典型值為 90fs (RMS)
- 高電源抑制比 (PSRR)：-70dBc，出色的電源抗擾度
- 靈活的輸出頻率和格式；用戶可選擇
- 頻率：62.5MHz、100MHz、106.25MHz、125MHz、156.25MHz、212.5MHz、312.5MHz
- 格式：低電壓正射極耦合邏輯 (LVPECL)、低壓差分信令 (LVDS) 或高速收發器邏輯 (HSTL)
- 總頻率容差：±50ppm
- 內部存儲器存儲了多個啟動配置，可通過引腳控制進行選擇
- 3.3V 工作電壓
- 工業溫度范圍（-40oC 至 +85oC）
- 7mm x 5mm 8 引腳封裝
應用
- 晶體振蕩器、表面聲波 (SAW) 振蕩器或芯片振蕩器的高性能替換產品
- 開關、路由器、網卡、基帶裝置 (BBU)、服務器、存儲/SAN
- 測試和測量
- 醫療成像
- 現場可編程門陣列 (FPGA)，處理器連接
LMK61PD0A2 是一款超低抖動的 PLLatinumTM 引腳可選振蕩器。該振蕩器可生成通用基準時鐘。 該器件在出廠前進行了預編程，可支持七種不同基準時鐘頻率。相應頻率可通過將每個 FS[1:0] 配置為 VDD、GND 或 NC（無連接）進行選擇。 輸出格式可通過將操作系統 (OS) 的引腳配置為 VDD、GND 或 NC 進行選擇，三種配置方式分別對應格式 LVPECL、LVDS 以及 HCSL。 內部電源調節功能提供出色的電源紋波抑制 (PSRR)，降低了供電網絡的成本和復雜性。 該器件由單個 3.3V ± 5% 電源供電。
