本設計是針對軟件無線電中頻信號處理的需求而實現的一個通用硬件平臺。

軟件無線電是90年代興起的一種充分結合軟件和硬件優勢的新技術，該技術源于軍事領域對通信系統靈活性的特殊需要。自1992年Joe Mitola提出軟件無線電以來，軟件無線電在通信系統中的應用日益廣泛。軟件無線電是一種開放的模塊化結構，物理實現上基于一個采用數字無線電（全數字通信收發機）技術的通用硬件平臺，通過實時的軟件控制，用戶能定義該平臺的工作模式，從而使一個硬件平臺能實時地轉變為不同技術標準的通信系統。它是一種實現無線通信的新的體系結構，其顯著特點是開放性、可編程性和快速的可配置性。這是繼模擬到數字、固定到移動之后，通信領域的又一次重大突破。

傳統意義上軟件無線電模擬前端之后的硬件主要由以下三個部分組成：高速模數與數模變換器、數字上下變頻器和高速數字信號處理器。其中上下變頻和信號處理常常有三種實現方式：ASIC、DSP和可編程邏輯器件。由于可編程邏輯器件在可重配置和靈活度上與生俱來的優越性，近些年來，國外市場上出現了一些基于FPGA的軟件無線電信號處理通用平臺。例如SANDANCE公司的SMT370開發板，NALLATECH公司的XtremeDSP開發套件等。本文介紹了一種自行設計實現的信號處理平臺，它是以現場可編程邏輯器件FPGA為處理核心搭建起來的接收與測試的硬件環境。

1． 構成框架

信號處理平臺由高速數模轉換器AD6644、高速模數轉換器AD9764、XILINX公司Virtex-4系列FPGA芯片XC4VLX25、時鐘電路和穩壓電源電路組成，構成框架如圖1所示。模擬中頻信號由IF信號源提供，在時鐘電路的控制下經AD6644采樣以后輸入到FPGA芯片。FPGA把該數字信號進行數字下變頻和解調處理后送AD9764進行數模轉換，最后將模擬輸出信號送示波器進行測試。電路布局上分三塊區域：輸入模擬部分，數字信號處理部分和輸出模擬部分，因此整個電路遵從模數混合的高速電路設計原則，采用八層電路板結構，模擬供電和數字供電分開，同時各個不同電壓的數字供電也分開，內地層相應的分為模擬地、數字地和模擬地，三塊地層分別以ADC和DAC作為交界，并在芯片下面通過磁珠或0Ω電阻分別相連。

2． 模數轉換電路設計

2.1工作原理

AD6644是一款分辨率為14位，采樣速率可達65MSPS的A/D轉換器。它能夠精確變換寬帶模擬信號，具有100dB的無雜散動態失真范圍，典型的SNR為74dB，功耗1.3W。很適合該系統的前端模數轉換。

AD6644有互補的模擬輸入引腳 和 。模擬信號采用差分輸入。芯片內部把輸入的模擬信號分級進行編碼，在每一次編碼以后就從總的信號中減去編碼值對應的模擬信號的大小，將剩余信號再送往下一級，最后依次得到5位、5位和6位的編碼一起送往數字誤差校正邏輯修正后即得到14位并行數據輸出。

2.2輸入電路

AD6644的輸入分為時鐘輸入和模擬信號輸入兩部分。

時鐘從ENCODE和/ENCODE管腳輸入。AD6644的采樣時鐘要求質量高且相位噪聲低，如果時鐘信號抖動較大，信噪比容易惡化，很難保證14位的精度。為了優化性能，AD6644的采樣時鐘信號采用差分形式。時鐘信號可通過一個變壓器或電容交流耦合到ENCODE 和 引腳，這兩個引腳在片內被偏置，因此無需外加偏置。本設計中將一個低抖動的時鐘信號用變壓器從單端變成了差分信號。在變壓器的輸出端接兩個反向的肖特基二級管，把輸入到AD6644的時鐘信號幅度限制在大約0.8V的峰峰值。

模擬信號從 和 輸入。常常采用直流耦合和交流耦合兩種差分的輸入方式，這樣有利于濾除偶次諧波分量、晶振的反饋信號和共模的干擾信號。AD6644的輸入電壓范圍被偏置到對地2.4V。在使用變壓器耦合的模式中，推薦的原副線圈匝數比為1：4。通常在副線圈和AD6644之間用電阻進行隔離，這樣就可以限制從A/D器件流向副線圈的動態電流。在使用運放耦合的電路中，通常使用單端——差分轉換的運放器AD8138，這種方式可以降低系統成本和電路規模。

3． FPGA電路設計

本設計選擇的XC4VLX25是Virtex-4系列中的一款針對高性能邏輯設計應用的芯片。它包含了24192個邏輯單元，10752個slices，168個分布式RAM和最大1296K的嵌入式塊RAM。

Virtex-4系列器件是通過把針對應用生成的比特流數據下載到內部存儲器來進行配置的。由于XILINX FPGA的配置存儲器是不能掉電保持數據的，因此必須在每次上電的時候都對它進行一次配置。

芯片上有M0，M1和M2三個配置模式管腳，通過它們可以在以下的配置模式中進行選擇：串行主模式、串行從模式、并行主模式和并行從模式，這幾種模式都是計算機先把數據加載到PROM芯片里面，PROM芯片再對FPGA進行配置。此外比特流還可以通過JTAG口直接進行下載，即JTAG/邊界掃描模式。

主模式和從模式是根據配置時鐘（CCLK）的方向來確定的。在主模式下，FPGA通過內部振蕩器來生成配置時鐘，而在從模式下，配置時鐘管腳（CCLK）是輸入屬性。本設計的電路板上采用了串行主模式和JTAG模式。

圖2

串行主模式只需要少數幾個信號就可以把PROM和FPGA的接口進行適配，配置過程中也不需要外部時鐘源，因此它也是使用了PROM的各種配置模式中最為常用的。在該模式下，FPGA內部生成配置時鐘，當/CF管腳為高電平時數據可以從PROM的D0腳獲得，同時 和OE處于使能允許狀態。新的數據在每一個時鐘上升沿后的很短的時間內建立。電路連線如圖2所示。

另外一個常用的配置模式是JTAG模式。一塊Virtex-4 FPGA在上電的情況下就可以用計算機通過JTAG電纜直接進行配置。此時只需將上圖中FPGA芯片的TCK、TMS、TDI、TDO和JTAG電纜對應的管腳連接起來就可以了。如果使用此模式，M2、M1和M0最好也相應的設置成邊界掃描模式，即M2=1，M1=0，M0=1。

在以FPGA為中心設計電路板時需要注意，FPGA的輸入輸出信號都是高速信號，為了獲得陡峭的上升沿和下降沿屬性，走線應該盡量短。因此在對關鍵信號選擇對應IO的時候，最好選擇芯片最外圍的管腳，這樣在布線的時候可以使高速信號僅僅分布在最上面的信號層，而不需要通過過孔到電路板的其他層。數字信號和模擬信號應該分別在各自的地層之上的區域進行布線，并行的數字信號線兩兩之間應該加入地線以排除相互干擾。

4. 數模轉換電路設計

Analog Devices公司生產的AD9764是高速D/A器件中適用于FPGA輸出信號數模轉換的一款芯片。它具有14位分辨率，高達125MSPS的轉換速率，極佳的無雜散動態失真范圍。差分電流輸出為2-20mA， 5V電壓下功耗為190mW、3V電壓下功耗為45mW，邊沿觸發鎖存。

4.1 工作原理

AD9764由數字和模擬兩部分組成。數字部分能工作在125MHz時鐘頻率上，它包括邊沿觸發鎖存和分段譯碼邏輯電路。模擬部分包括PMOS電流源、差分開關、1.20V 電壓基準和一個基準控制放大器。滿量程輸出電流由基準控制放大器通過一個外部電阻 所調整，它的變化范圍是 2-20mA，外部電阻與基準控制放大器和電壓基準?Vrefio相連，由它來設定基準電流

4.2 輸出電路

AD9764的輸出方式分為單端輸出和差分輸出兩種，為了便于調試和比較，本設計中把這兩種方式都做到了電路板中。

單端輸出適用于那些需要單極電壓輸出的應用。當在Iouta或者Ioutb 和模擬地ACOM之間接入一個合適的負載電阻 Rload時，就可以得到一個正極性的輸出電壓。這種方式對那些需要獲得直流耦合對地參考電壓的應用來說不失為一個很好的選擇。通常使用 Iouta管腳進行單端輸出，因為該管腳的性能比 Ioutb 稍好一些。

除了單端輸出，AD9764更多的是使用差分輸出。差分輸出一般利用變壓器或者運放來實現。使用變壓器可以為那些頻譜處于該變壓器通帶范圍內的信號提供最適宜的抗失真性能。變壓器能夠濾除信號的偶次諧波分量和很寬頻帶內的噪聲干擾，此外還能提供電路的隔離。不過變壓器方式只能提供交流耦合。在使用運放實現差分輸出的時候，Iouta 和 Ioutb 兩個管腳被配置成負載兩個相等阻值的電阻，然后將兩個電壓信號差分輸入到放大器中轉化為輸出信號。差分操作將有助于消除與Iouta 和 Ioutb 相關的共模誤差源，比如噪聲、失真和直流偏置。另外，與差分碼相關的電流和其產生的電壓 Vdiff是單端電壓輸出的兩倍，為負載提供了兩倍信號功率。

本文作者創新點：

1． 區別于常見的以DSP作為處理核心的實驗平臺，本設計采用FPGA器件來對信號進行處理。整個設計以通用性作為考慮重點，搭建了一個靈活的可配置的處理平臺。以FPGA器件發展水平為技術基礎，在普遍使用PDSP的應用領域使用FPGA來實現數字信號處理，這是一種對已有技術的新應用的探索（這種應用平臺很適合于對軟件無線電技術的研究）。

2． 采用XILINX新推出的具有強大DSP處理內核的Virtex-4系列FPGA，因而可以在該芯片上實現高性能DSP的應用，這是對FPGA傳統功能的拓展。此外以高速、低功耗的系統設計標準來完成芯片的外圍輸入以及測試電路開發，從而可以發揮該芯片的最佳性能。

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